A16埃米製程是什麼？1.6奈米只是名字：用閘極間距看懂真實尺寸
重點先講：台積電把 1.6 奈米叫成 A16，不是因為電晶體真的縮到 1.6 奈米，而是整個產業換了一把尺。從 28 奈米之後，製程名字就不再對應晶片上任何一個真實尺寸；它是一個「世代代號」，代表比上一代更密、更省電、更快。這篇用真實的間距數字，帶你看名字和物理差了多遠。
原始貼文在這：FB：台積電不叫1.6奈米，改叫A16埃米製程
發生了什麼
- 單位換算：1 奈米 = 10 埃米（Å），所以 1.6 奈米 = 16 埃米，台積電稱 A16；更下一代 1.4 奈米稱 A14。
- 第一槍是 Intel：2021 年 7 月把路線圖改名為 Intel 20A、18A，宣告「埃米時代」。台積電在 N2 之後跟進。
- 時程有變：台積電原本說 A16 在 2026 下半年量產；2026 年技術論壇改口「2026 年製程就緒，但量產看客戶，排在 2027」。A14 為 2028，A13／A12 為 2029。
- 延伸閱讀：台積電 N2 奈米片怎麼「浮」起來，N2 GAA 奈米片製程解析。
製程名字（N2、A16、18A）＝行銷世代代號。
真實尺寸＝閘極間距（CPP）、金屬間距（MP）、單位面積電晶體數。
兩者從 28 奈米之後就脫鉤了。
矽晶體的原子鍵長約 0.235 奈米，晶格常數約 0.543 奈米。作者換算：1.6 ÷ 0.235 ≈ 6.8，也就是一條真正 1.6 奈米寬的線，大約只有 7 個原子並排。到這個尺度，量子穿隧會讓電子直接「穿牆」漏電，開關根本關不緊。所以沒有人真的在做 1.6 奈米寬的閘極。
工程重點 2：真正的尺寸要看兩個間距Intel 的 Mark Bohr 在 2017 年就建議用「閘極間距 × 最小金屬間距」來比密度。IEEE 的 IRDS 路線圖（2024 版）把「2 奈米」寫成 閘極間距 48 nm、金屬間距 22 nm。作者換算：48 ÷ 2 = 24，光是閘極間距就是名字的 24 倍；若拿 A16 的 1.6 來比，就是 30 倍。台積電 N3 公開過的數字也是同一個量級（N3 閘極間距 45 nm、N3E 金屬間距 23 nm）；N2 的論文則沒有公布間距。
工程重點 3：名字變小，靠的不只是「縮」既然線寬縮不太動，進步從哪來？N2 換成 GAA 奈米片，閘極四面包住通道；A16 再加上 背面供電 Super Power Rail，把電源線搬到晶圓背面，正面空間留給訊號。台積電官方數字：A16 對比 N2P，同功耗速度 +8–10%、同速度功耗 −15–20%、晶片密度 1.07–1.10 倍。注意這是「混合密度」（50% 邏輯、30% SRAM、20% 類比），不是單純把線縮小。
工程重點 4：那為什麼還要叫 A16？因為名字是給客戶和市場看的「世代刻度」。從 3、2 往下，再叫 1.6、1.4 很像在擠牙膏；換成埃米，數字又變回整數、往下還有空間。這不代表技術是假的，A16 的效能和功耗進步是真的，只是它來自結構（GAA、背面供電、DTCO），不是「線寬 = 1.6 奈米」。看製程時，請直接比 密度、功耗、效能 三個數字，別比名字。
還缺什麼／待核
- 台積電沒有公開 N2／A16 的閘極間距與金屬間距；本文的 48/22 nm 是 IRDS 路線圖的通用值，不是台積電實測。
- A16 量產時程已從 2026 下半年調整為 2027，實際導入看客戶（HPC 為主）。
- 「約 7 個原子」「24 倍／30 倍」為作者換算，用來說明尺度，不是任何製程的實際線寬。
- 各家命名不能直接比：Intel 18A、三星 SF2、台積電 N2／A16 的密度要看實際量測報告。
延伸影片
TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來
你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！當線寬縮不動，你覺得下一把尺會是什麼？電晶體密度、每瓦效能，還是乾脆不再用長度命名？留言聊聊。
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