台積電 SoIC-X vs SoIC-P 比較：混合鍵合 3D IC 原理，從 9µm 縮到 4.5µm 間距為何關鍵

重點先講：我 2 月那支 「TSMC 晶片堆疊大戰」昨晚突然又多了上百次觀看，剛好台積電今年技術論壇把 SoIC 路線圖更新了，這篇把重點補上：SoIC-X 走無凸塊混合鍵合，拚密度和能效；SoIC-P 走微凸塊，拚成本。兩條路怎麼選，關鍵就在「接點間距」。

發生了什麼

• 路線圖更新：台積電表示，9µm 間距的 N7 對 N7 SoIC 2023 年量產，6µm 版本 2025 年量產；N2 對 N2（6µm）預計 2028 年、A14 對 A14（4.5µm）2029 年量產。
• A14 SoIC：官方新聞稿說，A14 對 A14 的晶粒間 I/O 密度比 N2 對 N2 高 1.8 倍。
• 產能：供應鏈報導 2026 年 SoIC 月產能約 1 萬到 1.5 萬片，主力在竹南 AP6；法人估每 1 萬片產能投資約 68 到 70 億美元，遠高於 CoWoS。
• 但也有轉向：DIGITIMES 1 月報導，嘉義 AP7 原本規劃給 SoIC 的 P2、P3 廠改做 CoWoS，因為眼前 CoWoS 缺口更大。

一句話分辨：SoIC-X 是「兩片晶片直接銅貼銅」，中間沒有焊錫球；SoIC-P 是「中間還有一排小焊錫凸塊」。前者像把兩層樓蓋成同一棟，後者像兩棟樓之間搭很多小天橋。

工程重點 1：SoIC-X 和 SoIC-P 到底差在哪

SoIC-X 是無凸塊（bumpless）堆疊：晶片表面做出平整的銅墊和介電層，對準後直接鍵合，銅和銅經過退火擴散接在一起，訊號再經過很細的 TSV 往下走。可以做晶片對晶圓，也有晶圓對晶圓版本（適合兩邊晶片一樣大、良率高的製程）。SoIC-P 則保留微凸塊，2023 年台積電介紹時是 18 到 25µm 間距，鎖定手機、IoT、客戶端這類成本敏感的產品；後續路線圖從 25µm 面對背，走向 16µm 面對面。簡單說：X 拚性能、P 拚價格。

工程重點 2：為什麼間距縮一點就差很多

接點是排成格子的，所以每平方毫米的接點數大約跟間距平方成反比。用最理想的方格去算（示意，不是實際可用 I/O 數）：25µm 約 1,600 個/mm²、16µm 約 3,900、9µm 約 12,300、6µm 約 27,800、4.5µm 約 49,400。從微凸塊 25µm 到混合鍵合 6µm，理論密度差約 17 倍。接點多，就能用「很多條慢而短的線」取代「少數幾條快而長的線」，每傳 1 bit 的能量也跟著下降。AMD 在 MI300 的封裝論文就寫，混合鍵合比微凸塊互連密度高 15 倍以上、互連能效高 3 倍以上。Broadcom 也舉過實際數字：面對背約 1,500 訊號/mm²，面對面約 14,000 訊號/mm²。

工程重點 3：良率、散熱和 KGD，才是真正的門檻

混合鍵合沒有焊錫可以「吃掉」誤差，所以表面要極平、極乾淨，一顆微粒就可能造成一片空洞；對準精度也要跟著間距一起縮。第二是良率相乘：兩顆晶粒疊在一起，只要其中一顆壞，整組就報廢，所以晶片對晶圓的做法會先挑出測試合格的晶粒（KGD）再疊。但細間距接點本身很難用探針測，測試策略要事先設計。第三是散熱：上層晶片的熱要穿過下層才能散掉，邏輯疊邏輯時熱點會互相加熱，這也是 AMD 早期 3D V-Cache 要把快取放在 CCD 上方並限制頻率的原因之一。這些都會反映在成本上，所以法人估 SoIC 每萬片的資本支出遠高於 CoWoS。

工程重點 4：SoIC 加 CoWoS／InFO，才是完整的 3D IC

SoIC 本身只解決「垂直疊」。疊好的晶片在外面看起來就像一顆普通 SoC，再放進 CoWoS（2.5D 中介層，旁邊擺 HBM）或 InFO（手機常用的扇出封裝），就成了 3D IC。AMD MI300 就是例子：運算晶粒用 SoIC 疊在 I/O 晶粒上，再放到 CoWoS 中介層旁接 HBM，AMD 自己叫它 3.5D。往後看，供應鏈報導 NVIDIA 2028 年的 Feynman 世代會大幅提高 SoIC 用量，TrendForce 引述報導說 Apple M5 Pro／Max 也開始採用台積電 SoIC 相關封裝。至於 HBM 本身的堆疊，我們 10/21 已經寫過，這裡不重複。

還缺什麼／待核

• 每平方毫米接點數是用理想方格算的示意值，實際可用的訊號數會因電源、接地和冗餘接點而少很多。
• 2024 年論壇的舊路線圖曾寫 2027 年 3µm，今年官方說法是 2029 年 4.5µm（A14 對 A14），兩者口徑不同，本文以 2026 年官方資料為準。
• 2026 年產能、每萬片投資金額、NVIDIA 與 Apple 採用情形，都是供應鏈或媒體報導，台積電沒有正式公布。

影片連結

主影片：TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

▶ 看完整影片（@vkinng）

延伸觀看：你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！（CoWoS-S／R／L）、銅線撐不住了！硬核拆解「矽光子」與 CPO 終極封裝（台積電 COUPE 光引擎也是用 SoIC 疊的）。

你覺得下一代 AI 晶片會全面走 SoIC-X 混合鍵合，還是成本壓力會讓 SoIC-P 和 CoWoS 撐更久？留言聊聊。

資料來源：台積電 2026 北美技術論壇新聞稿；經濟日報：台積電 SoIC 接合間距路線圖；台積電 TSMC-SoIC 技術頁；SemiWiki：2023 技術論壇（SoIC-P 18–25µm）；AMD：MI300 3.5D Packaging（IMAPS）；eeNews Europe：SoIC 路線圖與 Broadcom 訊號密度；TrendForce：Rubin Ultra／Feynman 與 SoIC 產能（2026/03/18）；DIGITIMES：AP7 SoIC 改 CoWoS（2026/01/29）。接點密度為示意計算。
發佈於 vkinngworld｜影片頻道：@vkinng

【深度解析】輝達、台達電、台積電的三角戰略：為何 800V 是台達的 CoWoS 時刻？

最近大家都在討論 NVIDIA 的 800V 機櫃，但身為工程師，我們要看的是背後的「規格主導權」。很多人問：為什麼這波電力架構又是台達電領跑？

🔌 觀念校正：800V 不是拿來直接餵給 GPU 的

先建立一個專業共識：雖然機櫃打著 800V 的名號，但這高壓要是直接灌進晶片，保證你會看到價值百萬台幣、轉瞬即逝的「數位煙火」。😂

邏輯跟你家裡的 PC 一樣：家用插座 110V AC 需要轉成 12V DC 給 CPU；而 AI 機櫃則是將進入機櫃門口的 800VDC，透過內部的 電源供應器（PSU） 進行精密降壓與整流，最後才餵給 GPU 使用。800V 只是這條電力高速公路的「載體電壓」。

🧱 一條龍的霸權：從台電電網到 AI 機櫃

這整套 800V 系統之所以強大，是因為台達電實現了從源頭到末端的完全控制。讓我們一步步拆解這 800V 到底是怎麼來的，你就會發現恐怖之處：

1. 源頭（Grid）： 電力公司（台電）提供的高壓交流電進入數據中心。

2. 核心轉換（SST）： 透過台達電的 SST（固態變壓器），直接將高壓電轉成 800VDC（直流電）。

3. 定義權在誰手上？

• 因為 SST 是台達做的，SST 的輸出能力直接決定了「電流上限」。

• 既然電流上限我訂的，那後面傳輸 800VDC 的匯流排（Busbar）銅排要多粗？ 當然是台達電說了算。

• 再往下走，線拉到了機櫃門口，機櫃的 800VDC Input 接頭要用什麼定義、長什麼樣子？ 因為前後端都是自己人，當然也是台達電直接定義！

這就是「一條龍」的威力：從高壓轉 800V 的 SST，到中間的傳輸路徑，再到機櫃端的接頭，全部都是台達自家的產品。自己人溝通規格最快、效率最高，其他人想插手？連門都沒有。

🛡 技術護城河：台達電 vs. 台積電

這種策略其實跟台積電（TSMC）的發展路徑極其相似：

• 台積電的 CoWoS 封裝： 如果台積電只做晶片代工，對手仍有追趕空間。但當它祭出 CoWoS-L 封裝，將先進製程與複雜的封裝技術「捆綁」時，對手就難以競爭。因為客戶買的不只是晶片，是整套效能優化過的系統方案。

• 台達電的系統鎖定： 如果台達只做 SST 或 PSU 這種單一元件，也難以獨大。但當它將 「SST 源頭 + 800V 傳輸定義 + 機櫃接頭 + PSU」 整合成一套標準時，就如同台積電的先進封裝一樣，築起了極高的競爭門檻。

結論： 在 AI 時代，單打獨鬥的零件商已經失去優勢，唯有從源頭就定義規格、掌握系統整合能力的贏家，才能在算力浪潮中站穩腳步。

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你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！揭秘 NVIDIA 瘋搶的封裝黑科技

 

最近 AI 浪潮席捲全球，大家一定常聽到 NVIDIA 的晶片產能卡在台積電的「CoWoS」封裝。 但很多人誤以為 CoWoS 只是一種技術，其實你只對了一半！ 為了同時滿足高效能、低成本與巨大尺寸的需求，台積電其實將 CoWoS 演化出了三種截然不同的「變體」：CoWoS-S、CoWoS-R 與 CoWoS-L。

這三種技術到底差在哪？ 為什麼強如黃仁勳也得乖乖排隊？ NVIDIA 最新的怪物晶片 Blackwell 又是用哪一種？ 今天的影片，我們就來把艱澀的半導體知識，變成連小學生都能聽懂的科普故事！

【關於頻道】 我們專注於科普、冷知識與常見誤解的破解，用最口語的方式帶你看懂這個世界。 每週四、週日 下午 5:00 準時更新！

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【半導體科普】破解迷思：為什麼最先進的 CoWoS 封裝，竟然拒絕使用 EUV 光刻機？

 

在 AI 浪潮下，NVIDIA 的 GPU 一卡難求，大家都知道瓶頸卡在台積電的 CoWoS 先進封裝產能。同時，新聞也不斷報導 ASML 的 EUV (極紫外光) 光刻機有多昂貴、多重要。

這導致了一個常見的邏輯誤區：

「既然 CoWoS 是現在最缺、最先進的技術，那它一定也是用最昂貴的 EUV 機器做出來的吧？」

答案可能會讓你大吃一驚：完全不是！ 事實上，CoWoS 製程如果不小心用了 EUV，那才是真正的災難。今天我們就來聊聊，為什麼這項頂尖技術，骨子裡依賴的卻是「成熟」甚至被視為「舊世代」的光刻設備。

1. 先搞懂名詞：什麼是「光刻」？什麼是「曝光」？

在深入 CoWoS 之前，我們先釐清兩個常被混用的詞：

光刻 (Photolithography)： 這是整個「製程」的統稱。它的原理就像是洗照片。我們在晶圓塗上感光材料，用光去照它，然後顯影、蝕刻，最後把電路圖案「刻」在晶圓上。

曝光 (Exposure)： 這是光刻製程中最關鍵的一個動作。也就是「光線打在晶圓上」的那一瞬間。

先進製程（如 3nm）用的是波長極短的 EUV（極紫外光） 進行曝光。

成熟製程或封裝，通常使用波長較長的 DUV（深紫外光） 進行曝光。

簡單來說： 「光刻」是整套工藝，「曝光」是手上的那把雕刻刀。而 CoWoS 選擇了 DUV 這把刀。

2. CoWoS 的任務：它是「蓋橋」，不是「蓋樓」

為什麼 CoWoS 不需要 EUV？這要從它的任務說起。

先進製程 (3nm 晶片)： 台積電在做 NVIDIA H100 的 GPU 核心時，是在方寸之間塞進數百億個電晶體。線路寬度只有幾奈米，這時候非用 EUV 這種「奈米級雷射刀」不可，否則刻不出來。

先進封裝 (CoWoS)： CoWoS 的工作，是把做好的 GPU 和旁邊的 HBM (記憶體) 連接起來。 它需要在一個矽中介層 (Silicon Interposer) 上，畫出連接兩者的電路（RDL）。這些線路的寬度雖然比傳統電路板細很多，但通常是在 微米 (µm) 等級（例如 0.4µm ~ 10µm）。

關鍵差異就在這裡： 對於 3nm 的晶片來說，EUV 是必需品。 但對於微米級的 CoWoS 線路來說，EUV 的精度太高了，簡直是**「殺雞用牛刀」**。

3. 為什麼 CoWoS 偏愛 DUV？（三大理由）

台積電選擇使用 DUV（甚至更舊的 i-line 光刻機）來進行 CoWoS 的曝光製程，主要有三個考量：

A. 成本與效率 (Cost & Efficiency)

一台 EUV 造價超過 1.5 億美元，而且曝光速度相對慢（因為光線在真空中衰減很快）。 CoWoS 的線路比較「粗」，用成熟的 DUV 設備不僅跑得快，成本更是只有 EUV 的一小部分。如果硬用 EUV 做封裝，你的顯卡價格可能要再翻一倍。

B. 景深與對焦 (Depth of Focus)

這是一個物理學問題。EUV 的光學系統非常精密，對焦的深度（景深）很淺。這意味著被曝光的表面必須「超級平整」。 但在做封裝時，晶片堆疊後的表面難免會有一點點高低不平。DUV 的波長較長，對這種「不平整」的容忍度較高，更容易成功把電路圖案曝光在基板上。

C. 尺寸限制 (Reticle Size Limit) —— 最致命的原因

這是目前 AI 晶片最大的挑戰。 EUV 設備原本是為了做小巧精密的晶片設計的，它的單次曝光區域 (Reticle Field) 比較小（約 26mm x 33mm）。 但現在的 AI 晶片（如 NVIDIA Blackwell B200）加上封裝後的尺寸超級巨大，早就超過了 EUV 單次曝光的範圍。

相比之下，DUV 技術在處理**「拼接 (Stitching)」**（把多次曝光的圖案接在一起）方面非常成熟。台積電可以用 DUV 輕鬆做出比單一光罩大 3 倍、甚至 4 倍的超大面積中介層，來承載那些巨無霸 AI 晶片。

4. 結論：新舊技術的完美協奏

所以，當我們在談論 CoWoS 產能擴充時，台積電買的並不是 ASML 最貴的 EUV，而是大量的 DUV 曝光設備以及封裝用的貼合機。

這給了我們一個重要的啟示：半導體產業不只是追求「越細越好」，而是追求「最適化」。

大腦 (GPU)： 需要 EUV 的極致精度。

身體 (CoWoS)： 需要 DUV 的大面積與高效率連接。

下次看到 CoWoS 的新聞，別再以為它跟光刻技術無關，它可是把「阿公級」的光刻機發揮到極致的藝術品呢！

【半導體科普】CoWoS 是什麼？為何 NVIDIA、AMD 都在搶？一次看懂台積電的先進封裝秘密

 

前言：AI 時代的真正瓶頸不是晶片，而是「封裝」

在生成式 AI 爆發的現在，大家都在討論 GPU 的算力有多強，NVIDIA 的股價又漲了多少。但你有沒有發現，新聞常常提到「產能不足」？其實，卡住出貨的瓶頸往往不是核心晶片本身，而是將這些晶片組裝在一起的技術——先進封裝（Advanced Packaging）。

而在這場封裝戰爭中，台積電的 CoWoS (Chip-on-Wafer-on-Substrate) 技術，就是那個讓 NVIDIA、AMD 甚至 Google 都排隊搶著要的「聖杯」。今天，我們就以自動化工程師的視角，深入淺出地拆解 CoWoS 到底是什麼？以及它旗下的 S、R、L 三種製程究竟有何不同。

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一、 CoWoS 到底是什麼？五個字母的秘密

很多專有名詞看名字就能知道結構。CoWoS 也不例外，它的全名是 Chip-on-Wafer-on-Substrate。我們可以把它想像成一個「三層三明治」結構：

1. 頂層 (Chip)： 這是餡料。包含負責運算的邏輯晶片（如 GPU/CPU）以及負責存取資料的高頻寬記憶體（HBM）。

2. 中層 (Wafer / Interposer)： 這是夾層麵包，也是 CoWoS 的核心。我們稱為「中介層」。它負責提供超高密度的線路，讓頂層的 GPU 和 HBM 能夠像鄰居一樣快速溝通。

3. 底層 (Substrate)： 這是底層盤子。通常是 ABF載板，負責將封裝好的晶片連接到外部的電路板（PCB）上。

為什麼需要 CoWoS？ 因為「摩爾定律」變慢了。要把晶片做得更小越來越難，成本也越來越高。於是工程師想出了一個辦法：「既然做不小，那我們就把它們『疊』起來，並且『拼』在一起。」 CoWoS 讓處理器和記憶體靠得非常近，大幅解決了傳輸速度（頻寬）的問題，這正是 AI 模型訓練最需要的。

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二、 CoWoS 的三種型態：S、R、L 大解密

台積電的 CoWoS 並非只有一種，根據**「中介層（中間那層麵包）」的材質不同**，分為三種主要製程。這也是近期 NVIDIA 晶片世代交替的關鍵所在。

1. CoWoS-S (Silicon Interposer / 矽中介層)

• 特點： 這是最經典、技術最成熟的版本。中間層使用一片完整的「矽晶圓」來製作。

• 優勢： 矽的蝕刻技術非常成熟，線路可以做得極度細密，傳輸效能最好，散熱導熱性也佳。

• 限制： 貴！而且受限於光罩尺寸（Reticle Limit）。簡單說，因為是用矽晶圓做的，它沒辦法做得太大，大概只能塞進一顆 GPU 加上 6 顆 HBM。

• 代表產品： NVIDIA H100、AMD MI300。

2. CoWoS-R (RDL Interposer / 重佈線層)

• 特點： 拿掉昂貴的矽中介層，改用有機材料的 RDL（重佈線層）來連接。

• 優勢： 成本較低，且因為是有機材料，比較有彈性，不容易因為熱脹冷縮而破裂（可靠度高）。

• 定位： 適合對成本敏感，但仍需要先進封裝的網通或邊緣運算產品。

3. CoWoS-L (Local Silicon Interconnect / 局部矽互連)

• 特點： 它是 S 和 R 的混血兒，也是未來的主流。主體是有機載板（便宜、可做大），但在晶片與晶片需要高速溝通的「關鍵路口」，埋入小塊的矽橋（LSI）。

• 優勢： 結合了有機載板「可做超大尺寸」的優點，與矽橋「高密度傳輸」的特性。這突破了 CoWoS-S 的光罩尺寸限制，可以把封裝面積做得比手掌還大！

• 代表產品： NVIDIA Blackwell B200、GB200。

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三、 從 H100 到 B200：為何 NVIDIA 轉向 CoWoS-L？

這是一個非常精彩的技術轉折。

在 H100 時代，NVIDIA 追求極致的穩定與成熟，選擇了 CoWoS-S。這也是為什麼 H100 的效能這麼強，但產能卻一直受限於台積電矽中介層產能的原因之一。

到了 Blackwell (B200) 時代，單一顆晶片已經不夠快了。NVIDIA 決定把兩顆大晶片「拼」在一起，變成一顆超級晶片。 這時候，傳統的 CoWoS-S 就遇到瓶頸了——它塞不下這麼大的面積！

於是，NVIDIA 轉向擁抱 CoWoS-L。透過 CoWoS-L 技術，台積電成功將兩顆運算晶片和 8 顆 HBM3e 記憶體封裝在同一個基板上，實現了 10 TB/s 的驚人傳輸速度。雖然 CoWoS-L 的製程複雜度更高、良率挑戰更大，但這是通往下一代 AI 算力的唯一道路。

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結語：封裝工程師的黃金時代

看完這篇，你應該對 CoWoS 有了更深一層的認識。未來的晶片戰爭，不再只是比誰的奈米製程更先進（那是前段製程的事），更要比誰能把這些晶片封裝得更巧妙、更緊密（這是後段封裝的事）。

下一代，我們即將迎來 3nm 製程 與 HBM4 的結合，屆時 CoWoS-L 將會進化得更巨大、更複雜。作為一名自動化工程師，看著這些物理極限被一步步突破，實在是令人熱血沸騰！