台積電CoWoS-L 5.5倍光罩架構解析：4,720mm²封裝怎麼縫出來？

重點先講：微影機一次能印的最大面積叫「光罩極限」，大約 26×33 mm＝858 mm²。台積電 CoWoS-L 已經量產 5.5 倍光罩的封裝，等於在一個封裝裡塞進約 4,720 mm² 的矽與記憶體。粉專這篇（FB 原文）把它叫做「沒人做得到」，今天把它背後的工程拆開來看。

發生了什麼

• 2026 北美技術論壇：台積電表示 5.5 倍光罩 CoWoS 已在生產，支援最多 12 顆 HBM3E/HBM4，良率 >98%。
• 路線圖：原本最大是 2027 年 9.5 倍光罩（12 顆 HBM5、約 120×150 mm 基板）；今年改口加碼，2028 年 14 倍光罩（約 10 顆大型運算晶粒＋20 顆 HBM），2029 年超過 14 倍、最多 24 顆 HBM5E。
• 系統級晶圓 SoW-X：40 倍光罩、最多 64 顆 HBM，量產時程從 2027 延到 2029。

算一下：858 mm² × 5.5 ≈ 4,719 mm²，跟圖上的 4,720 mm² 吻合。注意：這是「光罩當量」換算，台積電官方只講倍數，實際中介層尺寸與形狀以客戶設計為準。

工程重點 1：為什麼不能直接印一顆大晶片

光罩極限是光學硬上限，EUV 掃描機一次曝光就是 26×33 mm。晶片越大，一顆缺陷就廢掉整顆，良率隨面積指數下降。所以 AI 晶片改走 chiplet：把運算切成多顆接近光罩極限的 ASIC，再在封裝裡「拼」回來。問題變成：拼接處的頻寬要夠、延遲要低，這就是 CoWoS 的戰場。

工程重點 2：CoWoS-L 的「縫合」怎麼做

CoWoS-S 用一整片矽中介層，大到 3 倍光罩以上就要做光罩拼接（stitching），成本和破片風險暴增。CoWoS-L 改成 RDL 有機中介層＋局部矽橋 LSI：只有晶粒之間、HBM 旁邊這些需要超細線距的地方埋一小塊矽橋，其他大面積走 RDL 重布線。好處是中介層能做大、又不必整片都用昂貴的矽；代價是矽橋對位、翹曲（warpage）控制都更難。

工程重點 3：做大以後，供電與散熱才是魔王

4,700 mm² 等級的封裝，功耗動輒上千瓦。電流要從基板穿過 RDL 送到每顆晶粒，壓降與電遷移都放大；熱則集中在運算晶粒，HBM 又怕熱。這也是為什麼台積電同時推 COUPE 共封裝光學、背面供電，以及業界開始談水冷板直接貼封裝——封裝越大，周邊工程一起升級。

工程重點 4：為什麼說是「封裝版摩爾定律」

從 3.3 倍 → 5.5 倍 → 9.5 倍 → 14 倍 → SoW-X 40 倍，台積電在用封裝面積換算力。Tom's Hardware 換算 14 倍光罩約 12,020 mm²，已經比 CD 還大一點。製程微縮越來越慢、越來越貴，把更多矽「縫」在一起，變成成長最快的那條曲線。

還缺什麼／待核

• FB 圖標題寫「5 倍光罩」，實際官方規格是 5.5 倍；「沒人做得到」是貼文的說法，Intel EMIB、三星 I-Cube 也在做大封裝，只是量產規模目前台積電領先。
• 4,720 mm² 是倍數換算的示意數字，非台積電公布的中介層實際面積。
• 9.5 倍光罩是否仍照 2027 時程量產，今年新路線圖的重心已轉到 14 倍，需再看後續法說。

延伸影片

記憶體為什麼一直漲？HBM vs DDR 產能大戰

銅線撐不住了！硬核拆解矽光子與 CPO 終極封裝

你覺得封裝做到 14 倍、40 倍光罩以後，下一個瓶頸會是供電、散熱，還是 HBM 產能？

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資料來源：TSMC 2026 Technology Symposium 新聞稿、Taipei Times、Tom's Hardware、Semiconductor Engineering｜vkinngworld｜YouTube @vkinng

台積電 A16 晶背供電白話說明：為什麼要把晶圓翻面？5 步驟看懂超級電軌 SPR

重點先講：一般晶片是「往上蓋樓」，所有電線都從屋頂那一側拉進來。台積電 1.6 奈米級的 A16，則是把整片晶圓翻面，從背面把電灌進電晶體，還得把晶圓磨到比頭髮還薄。這篇不談艱深公式，用裝潢的比喻一步步帶你看懂。（這題我在粉專先用一張圖講過：看原始 FB 貼文）

先講結論：A16 到底改了什麼？

• 電源線搬家：從晶片正面的金屬層，搬到晶圓背面，台積電叫它「超級電軌」（Super Power Rail，SPR）。
• 正面空出來：M1～M10 這些金屬層全部還給訊號線，佈線更寬鬆。
• 台積電公布（對比 N2P）：同功耗快 8～10%，或同速度省電 15～20%，密度約 1.07～1.10 倍。

1. 不及格的水電師傅：老問題出在哪？

想像一間房子，總電源粗線和網路細線全塞在同一個天花板線槽。房子小的時候還行，但晶片過去幾十年一路縮小，到 2 奈米等級，導線細到比病毒還小。電線一細，電阻就上升，電在半路被吃掉一截，送到電晶體時電壓已經不夠，工程師叫它 IR drop（壓降）；電源線也會發熱、干擾旁邊的訊號線。

📌 粉專圖上寫「白白燒掉 10～15% 電力」是幫助理解的說法，台積電沒有公布這個數字。業界設計時，通常會把壓降控制在供電電壓的一成左右當預算，意思相近，但不是「浪費掉的電」的實測值。

2. 天地分流：A16 的新裝潢

A16 的想法很像重新裝潢：天花板（正面）只走網路線，也就是訊號；地板暗管（背面）專門走粗電源線，再從底下垂直打洞，直接接到電晶體。台積電的特別之處在於背面電線是「直接接觸」電晶體的源極和汲極，不必繞路，這也是它比較難做的原因。

3. 五個步驟，看懂「把晶圓翻面」

步驟 ① 正面先蓋好一樓和天花板

跟平常一樣，在約 0.6～0.8 公釐厚的矽晶圓正面做出電晶體，再往上疊訊號金屬層。差別是這時不放主要的電源網路。

步驟 ② 黏上一片「載具晶圓」

等一下要把底座磨掉，晶圓會薄到撐不住，所以先把正面朝下，黏到另一片晶圓上當支架。

步驟 ③ 整片翻面

翻過來之後，原本的「底部」朝上，變成新的工作面。

步驟 ④ 磨到比頭髮還薄

用研磨加化學機械拋光（CMP），把原本幾百微米的矽底座幾乎全部去掉，只留電晶體附近極薄的一層。頭髮大約 50～100 微米粗，磨完的剩餘矽層遠比這薄得多。

步驟 ⑤ 在背面接電源

在背面開出極小的接點，對準上面的電晶體，再鍍上比較粗的電源金屬層，最後連到封裝。

4. 為什麼這麼難？

• 對準：翻面後要從背面精準對到奈米級的電晶體，差一點就接錯。
• 磨薄均勻度：整片 12 吋晶圓磨到極薄，厚度不均就會傷到電晶體。
• 散熱：電晶體上下都被金屬層和接合材料包住，熱比較難散出去。
• 成本與良率：多了接合、翻面、研磨和背面製程，步驟變多，每一步都會影響良率。

讀者常問 FAQ

Q：A16 是 1.6 奈米，所以電晶體縮小了嗎？
A：電晶體基礎沿用 N2P 的奈米片（GAA）架構，主要進步來自背面供電，「A16」是節點名稱，不是某個尺寸的實際長度。

Q：手機會用到嗎？
A：台積電把 A16 定位在 AI 和高效能運算（HPC），也就是線路複雜、耗電大的晶片。手機晶片短期主力還是 N2 系列。

Q：什麼時候量產？
A：說法有出入。台積電 2026 年 4 月技術論壇的路線圖寫 2027 年量產，但 VLSI 論文和 8 月台媒仍說 2026 年第四季，比較可能是「製程就緒」與「產品放量」的差別。

Q：Intel、三星也有嗎？
A：都有背面供電方案，Intel 叫 PowerVia。各家接法不同，台積電這種直接接觸的做法被認為最複雜。

還缺什麼／待核

• 第一批量產產品與客戶，台積電尚未正式公布，坊間的客戶名單都是供應鏈傳聞。
• 背面供電帶來的散熱代價有多大、要怎麼補救，目前公開數據有限。

延伸影片

背面供電解決的是晶片「內部」的電路問題，晶片做好後還要靠封裝把它們接在一起。想看下一步，可以看這支：

▶ @vkinng 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！揭秘 NVIDIA 瘋搶的封裝黑科技

你覺得「翻面＋磨薄」這五步裡，哪一步最可能卡住良率？歡迎留言。

這題在粉專討論很熱，歡迎來留言 👉 vkinng 粉專

想體驗一下日常版的「壓降」？手機充電時，電線越細越長，送到手機的電壓也會掉一點。用數顯充電頭配一條好線，就能直接看到功率差別：

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資料來源：TSMC A16 技術說明（tsmc.com）、2026 VLSI Symposium T1.5、TrendForce 2026/04/23、Seoul Economic Daily 2026/08/21。整理：vkinngworld ／ @vkinng。

台積電 SPR vs 台達電 VPD 比較：晶片級與機板級背面供電差在哪？1000A I²R 損耗計算

晶片級 vs 機板級：兩個「背面供電」

重點先講：「背面供電」這四個字最近同時出現在台積電和台達電的新聞裡，很多人以為是同一件事。其實一個在晶片內部（奈米級），一個在主機板上（毫米級）。這篇接著我粉專這則貼文 〈台積電SPR，台達電VPD都是背面供電，有何差異?〉，用工程數字算給你看：為什麼 AI 晶片吃到 1000A 時，兩個背面都少不了。

圖：晶粒級 SPR（左）與系統級 VPD（右）的供電路徑對照（@vkinng 粉專原圖）

發生了什麼

• 台積電 A16 / SPR：官方數據為相較 N2P，同電壓速度快 8–10%、同速度功耗降 15–20%、密度最多 1.10 倍。電源軌移到晶背，直接接到電晶體的 source/drain。
• 台達電 VPD：台達在 GTC 與 Computex 展示垂直供電模組，把 48V→0.8V 的 DC-DC 轉換放到 AI 晶片背面，官方說法是可減少 AI 加速器系統 5–15% 的能源損耗；2025/8 與英飛凌合作，採 OptiMOS 90A 功率級開發 VPD 模組。
• 兩者共同的邏輯：把電改走垂直的最短路徑，讓電流少走一段電阻。

一句話分工：SPR 解決「晶片裡最後一微米」，VPD 解決「機板上最後十公分」。前者是晶圓廠的製程，後者是電源廠和主機板、封裝設計的事。

工程重點 1：1000A 下的 I²R，為什麼每 0.1mΩ 都很貴

功率損耗 P = I²R。手機晶片吃幾安培，0.1mΩ 根本無感；但 AI GPU 核心電壓不到 1V、電流超過 1000A（英飛凌公開提到頂級 AI 晶片已達 2000A 以上）。代入算：

• 1000A × 0.1mΩ = 100mV 壓降，對 0.8V 核心等於 12.5% 的電壓預算直接沒了。
• (1000A)² × 0.1mΩ = 100W 熱，而且是發生在電路板上、還要另外散掉。
• 電流變 2 倍，損耗變 4 倍。這就是為什麼電流越大，越要把路徑砍短。

工程重點 2：主機板銅層的橫向電阻怎麼算

PCB 電源平面用「方塊電阻」估算：1oz 銅（約 35μm）大約 0.5mΩ/□。假設伺服器板用 10 層電源/地平面並聯，降到約 0.05mΩ/□。如果 VRM 放在板邊，電流要橫走 10cm、有效寬度 5cm，就是 2 個方塊 ≈ 0.1mΩ，剛好回到上面那個 100W 的例子（再加上去程與回程、過孔、接頭會更多）。

垂直供電把模組放到 GPU 正下方，電流只要穿過約 1–2mm 的板厚，靠大量並聯過孔上去，路徑電阻可以降一個數量級以上。粉專貼文裡的「220mV→5mV、18W→1.2W（省約 93%）」是用來說明量級的示意數字，台達官方公開的是「省 5–15% 系統損耗」與「TVR 效率 >94%」。

工程重點 3：VRM 位置演進，從板邊到正下方，再到封裝裡

• 第一代：橫向（Lateral）— VRM 圍在 CPU/GPU 四周，電流沿 PCB 平面流進來，最直觀也最好散熱。
• 第二代：垂直（Vertical）— 模組放在處理器背面，取代原本那裡的去耦電容；因為離負載近，暫態響應更快，電容電感需求也降低。
• 第三代：封裝內 / 晶片內（IVR）— 把最後一級穩壓做進封裝甚至晶粒，像 Intel 早年的 FIVR。電流在更高電壓下走到很近才降壓，但會把熱和面積塞回晶片附近。
• 而台積電 SPR 就是再往裡一層：電已經到了晶粒，最後從金屬層走到電晶體的那一小段也改走背面。

工程重點 4：兩層「背面」怎麼疊加，以及代價

把整條供電鏈想成串聯電阻：48V 匯流排 → 板上降壓 → 板上銅層 → 封裝載板 → 晶粒內金屬層 → 電晶體。VPD 砍的是「板上銅層」那段，SPR 砍的是「晶粒內金屬層」那段，兩者不重疊，所以效益可以相加。

• 空間紅利：GPU 四周不再被電感、MOSFET 包圍，可以讓給 HBM 堆疊與高速 SerDes 走線；晶粒正面的金屬層也全部還給訊號。
• 散熱取捨：VPD 等於把一個 1000W 等級轉換器的損耗熱（效率 94% 時仍有數十瓦）放到 GPU 背後，正面有冷板，背面也得處理；SPR 則因晶圓薄化、背面多了金屬，晶片內熱點與散熱路徑都要重新設計。
• 維修與良率：模組在 GPU 底下不易重工；SPR 則多了晶圓接合與薄化製程，成本與良率是代價。

還缺什麼／待核

• A16 量產時程各來源說法不一（2026 下半年到 2027），首發客戶仍屬供應鏈說法。
• 晶圓薄化到「約 3.5μm」與「220mV→5mV、18W→1.2W」屬貼文示意數字，查無台積電或台達電官方公開來源。
• 台達 VPD 實際導入哪一代 GPU 平台、量產規模，目前沒有官方公布。

延伸影片

AI 資料中心的供電，從電網一路到晶片都在升級，這兩支影片講的是前半段：

SST 固態變壓器革命：為何 AI 大廠寧願犧牲 99% 效率也要淘汰傳統變壓器？

AI 缺電怎麼救？SOFC 燃料電池 vs SMR 小型核能，台達電強勢參戰

你覺得下一步會是什麼：VRM 直接做進封裝，還是乾脆把電壓拉更高送到晶片旁邊？這題在粉專討論很熱，歡迎來留言聊聊 🙌

自己動手量「壓降」：工程師小工具

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來源：TSMC A16 技術說明；Delta 2024 GTC／Computex 2024 新聞稿；Infineon × Delta 2025/8/28 新聞稿；APEC 2025 TVR 論文摘要。文：vkinngworld ｜ YouTube @vkinng

台積電 A16 背面供電原理：SPR 超級電軌如何解決 IR Drop？與 Intel PowerVia 比較

重點先講：過去五十年，晶片的電源線和訊號線一直住在同一面，像一棟大樓把水管和電線全塞進同一條天花板線槽。製程縮到 2 奈米以下，這條線槽已經擠到影響效能。台積電 A16 的解法很直接：把整張供電網搬到晶圓背面，正面只跑訊號。這篇用工程角度拆開看：IR Drop 到底吃掉什麼、為什麼一定要翻到背面、SPR 跟 Intel PowerVia 差在哪，以及晶圓翻面之後冒出來的散熱和測試難題。

發生了什麼

• 官方規格：A16 = 奈米片電晶體 + Super Power Rail。對比 N2P，同 Vdd 速度 +8～10%、同速度功耗 −15～20%、晶片密度最高 1.10 倍（台積電的「晶片密度」是邏輯、SRAM、類比混合計算，Tom's Hardware 整理為 1.07～1.10 倍）。
• 時程：原訂 2026 下半年量產；2026 年 4 月北美技術論壇，台積電資深副總暨副共同營運長張曉強說 A16「2026 年就緒，但放量看客戶產品週期」，路線圖改列 2027 年。媒體報導量產落在高雄 F22 的 P4 廠。
• 誰會用：10/15 法說會上，法人問電力吃緊會不會讓更多客戶採用背面供電，魏哲家說看產品需求：部分 AI 加速器可能用，手機不會。外電報導 NVIDIA 的 Feynman GPU（約 2028 年）是首批客戶，但雙方都沒有正式證實。
• 對手：Intel 18A 的 PowerVia 已隨 Panther Lake 量產，背面供電是 Intel 先做出來的；三星規劃 2027 年在 SF2Z 導入。

圖：我在粉專做的〈傳統正面供電 vs 台積電 A16 背面供電〉圖解，原文在 這篇粉專貼文。這篇部落格把圖上沒空間講的物理和製程細節補完。

一句話看懂：正面供電＝電從屋頂進來、一路穿過十幾層樓梯才到地下室的機器；背面供電＝直接從地下室旁邊開一扇門把電送進去。路變短、管線變粗，壓降就變小，正面也空出來給訊號走。

工程重點 1：IR Drop 吃掉的不只是電，是電壓裕度

IR Drop 就是歐姆定律 V = I × R。AI 加速器核心電壓不到 1 V，功耗卻上千瓦，等於供電網要扛 上千安培。在 1000 A 下，供電路徑每多 0.05 mΩ 電阻，就多掉 50 mV，已經是 0.75 V 核心電壓的 6～7%。正面供電的電流要從頂層凸塊往下穿過十幾層金屬和一串通孔，最底下的 M0／M1 線寬只剩十幾奈米，銅在這種尺寸下電阻率還會因為表面散射往上升，越靠近電晶體的那幾段反而越細、越貴。

真正的代價在後面：設計時必須保證最遠、最忙的電晶體也拿得到足夠電壓，所以整顆晶片的供電電壓要往上墊。動態功耗跟電壓平方成正比（P ∝ C·V²·f），電壓多墊 5%，動態功耗就多約 10%。業界常見把 IR Drop 預算抓在 VDD 的 10% 左右（imec 的 A14 研究就是用這個目標）。背面供電能把這筆裕度收回來，這就是「同速度省電 15～20%」很大一部分的來源。

工程重點 2：SPR、PowerVia、埋入式電軌，三種背面供電差在「接到哪」

• 埋入式電軌（Buried Power Rail, BPR）：imec 早期提的路線，把電源軌埋到電晶體下方的基板裡，先解決標準單元裡電源軌佔空間的問題。電軌本身仍要靠正面或奈米級矽穿孔（nTSV）餵電，算是過渡方案。
• Intel PowerVia：從背面打奈米級 TSV，接到單元的接觸層（contact）。結構相對單純、成本較低。Intel 在 Intel 4 測試晶片上公布：平台電壓下降改善超過 30%、頻率 +6%、標準單元利用率超過 90%；18A 官網則寫最差動態壓降最多降 10 倍、區塊面積最多縮 11%。
• 台積電 SPR：背面接觸直接連到電晶體的源極／汲極，不必在單元裡留穿孔的位置。台積電說這樣能「維持閘極密度和元件寬度的設計彈性」。代價是製程最複雜、最貴，這也是為什麼台積電同時保留不帶 SPR 的 N2P／N2X 給不需要的客戶。

簡單說，PowerVia 是「從背面接到單元門口」，SPR 是「從背面直接接到電晶體本體」。路徑越短，電阻越低，正面空出來的繞線資源也越多，密度那 1.07～1.10 倍主要就是從這裡來。

工程重點 3：晶圓要「翻面、磨薄、對準」，每一步都是良率關卡

背面供電的通用流程大致是：先在正面做完電晶體和整套訊號金屬層 → 把正面鍵合到一片承載晶圓（carrier wafer）上 → 整片翻過來 → 把原本幾百微米厚的矽基板研磨、CMP、蝕刻到只剩極薄一層 → 在背面做接觸、通孔和背面金屬層（粉專圖上標的 BM0／BM1）→ 最後在背面長凸塊接封裝。

難點有三個：磨薄均勻度要控制到奈米等級，磨過頭會傷到電晶體；鍵合造成的晶圓變形會讓背面微影跟正面電晶體對不準，而 SPR 要直接打到源極／汲極，對準容錯比 PowerVia 更小；多出來的鍵合、薄化、背面金屬化步驟也拉長製程、推高成本。IDC 分析師就估，A16 真正的產能貢獻要等良率爬完，落在 2027 下半年到 2028 年。

工程重點 4：散熱路徑改變、除錯工具失明

傳統覆晶封裝的熱，是從電晶體穿過厚矽基板直接傳到散熱蓋。背面供電之後，電晶體被夾在中間：一邊是背面金屬和凸塊，另一邊是正面那十幾層以介電質為主的訊號層再加承載晶圓，而介電質導熱很差。熱點溫度怎麼壓、承載晶圓和鍵合層要不要用導熱更好的材料，是背面供電共同的課題。Intel 公布 PowerVia 時也特別提到，散熱和除錯是兩大新挑戰，需要另外開發緩解手法。

除錯也一樣：失效分析常用的雷射電壓探測、光子發射顯微鏡，本來是從晶片背面「透過矽」去看電晶體。現在背面被金屬供電網蓋住，這招行不通，量測和失效分析流程都要重做。對 AI 加速器這種動輒數百平方毫米的大晶片，這直接影響良率學習速度。

還缺什麼／待核

• 圖解裡「正面供電白白燒掉 10～15% 電力」是概念性說法，台積電沒有公布這個數字。比較有根據的說法是：IR Drop 設計預算常抓在 VDD 的 10% 左右，實際損失看設計和負載而定。
• 8～10% 和 15～20% 是台積電對 N2P 的「目標值」，二者擇一（同電壓拿速度，或同速度拿省電），不會同時拿滿；目前還沒有第三方實測的 A16 產品。
• NVIDIA Feynman 採用 A16 來自供應鏈報導，官方未證實；A16 晶圓價格、良率也都沒公開。

延伸影片

背面供電解決的是「一顆晶片裡面」的供電；當晶片開始往上疊，供電和散熱的問題會再放大一層。這兩支剛好可以接著看：

• TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來（Feynman 報導中也提到 SoIC 3D 堆疊）
• 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

想問你：背面供電讓晶片更快更省，但製程更貴、散熱更難。你覺得它會一直是 AI 晶片的專屬配備，還是幾年後連手機晶片也會跟進？

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手邊就能看到的 IR Drop：晶片裡的壓降要用模擬才看得到，但同一個 V = I × R 在你的充電線上也會發生。用 USB 電表或萬用表量量看，大電流時線尾電壓掉多少，就是最直觀的 IR Drop。

FNIRSI FNB-C2 USB PD 3.1 Type-C 快充測試儀 電壓電流表

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資料來源：台積電 HPC 先進技術頁（A16 規格）、台積電 2024 北美技術論壇新聞稿、Tom's Hardware（2026/4 路線圖）、鉅亨網 10/15 法說會摘要、Intel PowerVia 測試晶片、imec 背面供電 DTCO 研究。

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GaN 雙向開關原理：Enphase 固態變壓器 13.8kV 直轉 800V，為何不用 SiC？

 

重點先講：這週有兩則新聞要放在一起看。10/26 Infineon 宣布要供應全球首款 900 V GaN 單晶雙向開關（Bidirectional Switch, BDS）給 Enphase；10/27 Enphase 就公布它的固態變壓器（IQ SST）完成 13.8 kV 交流直轉 800 V 直流的展示。大家印象中，中壓電力電子是碳化矽（SiC）的地盤，這次卻是 GaN 用「串聯拆電壓＋雙向開關」的打法闖進來。

發生了什麼

• Infineon（10/26）：CoolGaN 900 V 單晶雙向開關已完成測試，正整合進 Enphase IQ SST 產品開發，量產驗證（production qualification）還在後面。兩家之前已在 Enphase IQ9 微型逆變器上合作 650 V GaN BDS。
• Enphase（10/27）：Austin 實驗室展示 132 個功率模組、每相 44 個串聯，13.8 kV AC 轉 800 VDC，負載階躍（模擬 AI 機櫃負載急變）下輸出穩定；官方說每個模組只承受「幾百伏」。
• 每個模組額定 5.5 kW，內含 GaN 開關、第五代 Kestrel ASIC（22 nm）和自製高頻變壓器；官網寫高頻運作 >250 kHz、峰值效率 >98.5%。
• 下一步：「未來幾週」挑戰 34.5 kV；2026 年底前展示 MW 級完整機櫃，2027 客戶試點，2028 量產出貨（4 月公告的時程）。

一句話看懂：傳統做法是「60 Hz 大變壓器降壓 → 整流 → 再 DC/DC」多級串起來；SST 是把中壓交流切碎給一堆小模組，每個模組用高頻變壓器隔離後直接輸出直流。開關元件不必耐 13.8 kV，只要耐住自己分到的那幾百伏。

工程重點 1：13.8 kV 分給 44 個模組，每個只剩約 250 V

13.8 kV 是線電壓有效值。假設三相各一串、接成星形（Y），相電壓 = 13.8 ÷ √3 ≈ 7.97 kV rms，峰值 ≈ 7.97 × √2 ≈ 11.3 kV。除以 44 個串聯模組，每個大約 256 V 峰值。就算改成三角形（Δ）接法，每串吃線電壓峰值 19.5 kV，平均也只有約 444 V。兩種算法都落在 Enphase 說的「幾百伏」。

再對照 4 月公告的 1.25 MW 機櫃：342 個模組 ÷ 3 相 = 114 個／相。若對應 34.5 kV 等級，相電壓峰值 ≈ 34.5 ÷ √3 × √2 ≈ 28.2 kV，÷114 ≈ 247 V。兩組數字幾乎一樣，說明 Enphase 的設計邏輯是「每個模組固定吃約 250 V，電壓等級越高就串越多個」。（接法與對應關係是作者推估，官方未公開拓樸細節。）

工程重點 2：為什麼一定要「雙向」開關？

一般 MOSFET 或 GaN HEMT 只能單方向擋電壓，反方向有體二極體（或等效通道）會導通。交流電正負半週輪流來，想讓交流不先整流就直接送進高頻變壓器（單級轉換），開關就必須兩個方向都擋得住、也都能導通。傳統解法是兩顆開關背對背（back-to-back）串起來。

背對背的代價很直接：兩顆串聯，導通電阻相加。理想化估算，要讓總電阻等於一顆單向開關的 R，每顆得做到 R/2，晶片面積各變 2 倍，總面積約 4 倍。Infineon 的單晶 BDS 是「共汲極、雙閘極」結構，兩個方向共用同一段漂移區（drift region）來擋電壓，高壓元件裡最大宗的漂移區電阻只算一次，所以晶片小很多（官方只說 die size 較小，沒給倍數；4 倍是作者的理想化推算）。它還有四種模式：雙向導通、雙向阻斷，以及兩種「可控二極體」模式，專門配合軟切換。

工程重點 3：從 650 V 拉到 900 V，多出來的 250 V 用在哪？

Infineon 新聞稿點名一個應用：美國 480 V 三相商用太陽能逆變器，可以做「線對線」設計。算一下就懂：480 V 線電壓峰值 = 480 × √2 ≈ 679 V，已經超過 650 V，還沒算切換時的電壓過衝。900 V 才有足夠餘裕直接跨在線電壓上，開關數量跟轉換級數都能減少。

放回 SST，Enphase CTO 的說法是「更多電壓餘裕，同時保留高頻切換的好處，可以拿掉轉換級」。在 SiC 擅長的 1200 V 以上，GaN 還不是對手；但在「每個模組幾百伏、切得越快磁性元件越小」的分散式架構裡，900 V GaN 剛好卡進甜蜜點。

工程重點 4：高頻變壓器與發熱帳

變壓器要承受的伏秒（V·s）跟頻率成反比。從 60 Hz 拉到 250 kHz 以上，頻率差約 4,000 倍，理論上磁芯截面可以縮小非常多；實際上會被磁芯損耗、繞線的集膚效應和絕緣距離卡住，不會真的縮 4,000 倍，但已經足以把變壓器塞進一個 5.5 kW 的模組裡。

效率方面，以 1.25 MW 機櫃、98.5% 計算，損耗約 1.25 MW × 1.5% ≈ 18.8 kW 的熱，要靠機櫃散熱帶走（98.5% 是官方「峰值」效率，滿載實際值未公布）。另外有個有趣的數字：342 個 × 5.5 kW ≈ 1.88 MW，比機櫃額定 1.25 MW 多約 50%。4 月投資人簡報寫的是每模組 4 kVA（342 × 4 ≈ 1.37 MW），所以可能是模組規格升級後保留了冗餘餘裕，好讓壞掉幾個模組仍能滿載運轉（作者推估）。

還缺什麼／待核

• 900 V BDS 的導通電阻、封裝、datasheet 都還沒公開；量產驗證尚未完成。
• Enphase 新聞稿沒說 13.8 kV 展示的模組是否已用 900 V BDS，也沒公布展示時實際跑到多少功率（132 × 5.5 kW = 726 kW 只是額定加總，不是實測值）。
• 中壓配電的雷擊突波（BIL）與故障電流遠高於工作電壓，一整串半導體模組怎麼扛？高頻變壓器對地的絕緣與局部放電怎麼處理？官方尚未說明。
• GaN BDS 沒有本體二極體，白皮書明講要避免無箝位電感切換；模組故障時的保護與旁路機制細節未公開。
• 34.5 kV 展示與 MW 級完整機櫃都還是「預計」。

相關影片（@vkinng）

• SST 固態變壓器革命：為何 AI 大廠寧願犧牲效率也要淘汰傳統變壓器？
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• GaN 充電器散熱的真相：它真的比銅還強嗎？

你怎麼看？中壓 SST 最後會是「SiC 少量高壓模組」還是「GaN 大量低壓模組串聯」勝出？一串上百個模組，你最擔心的是可靠度、突波保護，還是維修？留言聊聊。

想摸摸看 GaN 實物？桌上的氮化鎵充電頭就是同一家族的元件（單向 650 V GaN），體積能做這麼小，靠的也是「切得快、變壓器小」：

寶利威爾 POLYWELL 65W 三孔 PD 快充頭 雙 USB-C + USB-A GaN 充電器

Gigastone 65W GaN 氮化鎵三孔快充充電器 PD-7653B

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AI 伺服器到底多耗電、為什麼電力架構非改不可？我在 FB 粉專也聊過：AI 伺服器為什麼這麼耗電？（更多內容在 PLC 粉專）

資料來源：Infineon × Enphase 900 V GaN BDS（2026-10-26）｜Enphase 13.8 kV → 800 VDC 展示（2026-10-27）｜Enphase IQ SST 開發公告（2026-04-28）｜Enphase IQ SST 產品頁｜Infineon CoolGaN BDS 650 V（2025-05-12）｜CoolGaN BDS 650 V G5 白皮書

每模組電壓、面積倍數、損耗與冗餘推估為作者計算。vkinngworld｜YouTube @vkinng

LMR 富錳電池原理：GM 第四代電動車為何捨 LFP？電壓衰減與 33% 能量密度解析

重點先講：電池界一直有個兩難：要便宜選 LFP 磷酸鐵鋰，要跑得遠選 三元鋰（NMC/NCA）。GM 10/21 在 GM Forward 發表會端出第三條路：第四代電動車平台將用 LMR 富錳電池（lithium manganese rich），號稱全球第一款量產 LMR。下面拆四件事：配方換了什麼、電壓衰減為什麼是死穴、20% 效率對電池容量的意義，以及方形電芯帶來的結構帳。文中的車款耗電、容量與重量換算是我自己的假設與示意算術，不是 GM 數據。

發生了什麼：GM 第四代平台與 LMR 電池

• 10/21 GM Forward（紐約）：第四代平台結合 LMR 方形電芯、新驅動單元與中央運算架構；GM 說每 kWh 能多跑約 20% 里程。電芯由 GM 與 LG Energy Solution 合資的 Ultium Cells 在田納西 Spring Hill 生產。
• 官方數字：LMR 能量密度比 LFP 高 33%、成本相當；驅動單元零件數少 40%；線束少 30%；開發時用電腦模擬超過 30 萬種電池設計，從第一個電池包概念到正式立案只花一個月。
• Car and Driver 補充：GM 主管 Zach Walker 說第四代車重約輕 15%、風阻係數低 25%、新驅動單元效率高 20%，合起來約可少用 20% 電池容量。GM 沒有公布電池包 kWh、每 kWh 成本、首發車款與上市日期。

一句話看懂 LMR：它是層狀氧化物正極（跟三元鋰同家族），但在晶格裡多塞了鋰、用大量錳取代鎳和鈷。多出來的鋰讓容量變高，錳讓材料變便宜；代價是第一次充到高電壓時晶格會「重組」，之後電壓慢慢往下掉。

工程重點 1：LMR 配方，用錳換掉鎳和鈷

GM 自己給的對照很直白：典型高鎳電芯大約是 鎳 85%、錳 10%、鈷 5%；LMR 大約是 鎳 35%、錳 65%、鈷幾乎為零（TechCrunch、WIRED 引述的範圍是錳 60–70%、鎳 30–40%、鈷 0–2%）。錳比鎳、鈷便宜也好取得，這是 LMR 能喊出「LFP 的價格」的底氣。能量密度方面，GM 說比 LFP 高 33%，Car and Driver 的說法是接近現在的 NMCA。換句話說，LMR 想站在 LFP 跟三元鋰中間，吃兩邊的好處。GM 沒說這 33% 是重量能量密度還是體積能量密度，這點後面算帳時要小心。

工程重點 2：電壓衰減，富錳正極卡關十幾年的死穴

LMR 的高容量來自晶格裡的 Li₂MnO₃ 成分。美國能源部的「Deep Dive」研究整理過：第一次充電時，約 4 V 先從一般層狀區拔出鋰，到了約 4.45 V 以上 Li₂MnO₃ 區才被「活化」，靠氧參與氧化還原多吐出鋰；Argonne 的同步輻射實驗在約 4.46 V 觀察到晶格應變與氧釋放。問題是活化後晶格不穩，錳離子會遷移到鋰層，局部結構慢慢變成能量較低的排列，於是每圈放電電壓都往下掉一點，這就是電壓衰減。2017 年的模擬研究甚至寫，衰減要壓到約 0.1 mV／圈 這個等級才適合車用，並建議把上限電壓限制在約 4.6 V 以下。GM 說已和供應商用專有摻雜、表面塗層、顆粒工程與製程改良解決，壽命可比照現行高鎳電芯，但目前沒有公開的循環曲線可以核對。

工程重點 3：每 kWh 多跑 20%，電池能少多少？

「多跑 20%」跟「少用 20% 電池」不完全是同一件事。同樣里程下，需要的電量是 1 ÷ 1.2 ≈ 0.83，也就是少約 17%；Car and Driver 引述的「約 20%」是取整後的說法。舉例（作者假設）：一台中型休旅要跑 300 英里，假設現在每 kWh 跑 3.3 英里，需要約 91 kWh；效率提升 20% 後只要約 76 kWh。再疊上 LMR 比 LFP 高 33% 的能量密度（假設是重量密度），同電量的電芯重量是 1 ÷ 1.33 ≈ 0.75；兩者相乘約 0.63，代表電芯重量可能比「同里程、用 LFP、舊效率」的設計少三成多。這是示意算術，沒算電池包結構、冷卻和安全餘裕。

工程重點 4：方形電芯，把模組和零件砍掉

現行 Ultium 用的是軟包（pouch）電芯，LMR 改成方形（prismatic）硬殼。GM 2025 年的說明是：方形電芯讓模組零件減少 75%、整包零件減少 50%，非活性材料比例也跟著下降。硬殼本身能承受一部分結構與膨脹應力，電池包就不必再用那麼多支架和緩衝件。BMS 也有新功課：層狀氧化物的放電曲線本來就比 LFP 傾斜，用電壓估電量比 LFP 容易；但如果電壓會隨老化往下飄，電量估算的對照表就得跟著修正，否則儀表上的剩餘里程會越用越不準（這段是我的工程推論）。

還缺什麼／待核

• GM 沒公布電池包 kWh、每 kWh 成本、循環壽命曲線，也沒有第三方的電壓衰減測試。
• 首發車款說法不一：Car and Driver 說先上全尺寸電動皮卡，InsideEVs 引述發言人說是跨界休旅，Bloomberg 說約三年內推出主流電動休旅。
• 33% 是重量還是體積能量密度未說明；本文 3.3 英里／kWh、300 英里與 0.63 倍重量都是作者假設。

相關影片：三元鋰、LFP 與電池成本

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如果 2028 年真的有一台用 LMR、價格跟 LFP 車差不多、但多跑兩三成的電動車，你會買嗎？還是在看到十萬公里的電壓衰減數據之前，你寧可先選成熟的 LFP？留言聊聊。

更多電池材料與製程的白話拆解（例如乾式電極），可以到我的 FB 粉專「PLC」看看：乾式電極到底神在哪？用「做千層酥皮」看懂電池製程革命（粉專首頁）。

手邊就能觀察的鋰電池：行動電源與 USB 電表

LMR 的關鍵字是「電壓」。想親手看看鋰電池的電壓、電流怎麼隨電量變化，一顆行動電源加一個 USB 電表就能玩：

【行動電源 1】Anker A1664 MagGo 10000mAh Qi2 30W 超薄磁吸行動電源 (授權直營)

【USB電表 1】FNIRSI FNB-C2 USB PD 3.1 Type-C 快充測試儀 電壓電流表

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資料來源：GM：第四代電動車平台（2026/10/21）；GM Forward 2026 新聞稿；Car and Driver：GM 與 Ford 下一代電動車比較（2026/10/22）；Bloomberg／TT：GM 以 LMR 推平價電動車（2026/10/21）；GM：LMR 電池技術說明（2025/05）；美國能源部 Deep Dive：富鋰錳正極電壓衰減回顧；Argonne APS：富鋰錳正極劣化來源；J. Phys. Chem. C：首次充電氧二聚與錳遷移模擬。車款耗電、電池容量與重量換算皆為作者假設與示意算術。
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台積電 SoIC-X vs SoIC-P 比較：混合鍵合 3D IC 原理，從 9µm 縮到 4.5µm 間距為何關鍵

重點先講：我 2 月那支 「TSMC 晶片堆疊大戰」昨晚突然又多了上百次觀看，剛好台積電今年技術論壇把 SoIC 路線圖更新了，這篇把重點補上：SoIC-X 走無凸塊混合鍵合，拚密度和能效；SoIC-P 走微凸塊，拚成本。兩條路怎麼選，關鍵就在「接點間距」。

發生了什麼

• 路線圖更新：台積電表示，9µm 間距的 N7 對 N7 SoIC 2023 年量產，6µm 版本 2025 年量產；N2 對 N2（6µm）預計 2028 年、A14 對 A14（4.5µm）2029 年量產。
• A14 SoIC：官方新聞稿說，A14 對 A14 的晶粒間 I/O 密度比 N2 對 N2 高 1.8 倍。
• 產能：供應鏈報導 2026 年 SoIC 月產能約 1 萬到 1.5 萬片，主力在竹南 AP6；法人估每 1 萬片產能投資約 68 到 70 億美元，遠高於 CoWoS。
• 但也有轉向：DIGITIMES 1 月報導，嘉義 AP7 原本規劃給 SoIC 的 P2、P3 廠改做 CoWoS，因為眼前 CoWoS 缺口更大。

一句話分辨：SoIC-X 是「兩片晶片直接銅貼銅」，中間沒有焊錫球；SoIC-P 是「中間還有一排小焊錫凸塊」。前者像把兩層樓蓋成同一棟，後者像兩棟樓之間搭很多小天橋。

工程重點 1：SoIC-X 和 SoIC-P 到底差在哪

SoIC-X 是無凸塊（bumpless）堆疊：晶片表面做出平整的銅墊和介電層，對準後直接鍵合，銅和銅經過退火擴散接在一起，訊號再經過很細的 TSV 往下走。可以做晶片對晶圓，也有晶圓對晶圓版本（適合兩邊晶片一樣大、良率高的製程）。SoIC-P 則保留微凸塊，2023 年台積電介紹時是 18 到 25µm 間距，鎖定手機、IoT、客戶端這類成本敏感的產品；後續路線圖從 25µm 面對背，走向 16µm 面對面。簡單說：X 拚性能、P 拚價格。

工程重點 2：為什麼間距縮一點就差很多

接點是排成格子的，所以每平方毫米的接點數大約跟間距平方成反比。用最理想的方格去算（示意，不是實際可用 I/O 數）：25µm 約 1,600 個/mm²、16µm 約 3,900、9µm 約 12,300、6µm 約 27,800、4.5µm 約 49,400。從微凸塊 25µm 到混合鍵合 6µm，理論密度差約 17 倍。接點多，就能用「很多條慢而短的線」取代「少數幾條快而長的線」，每傳 1 bit 的能量也跟著下降。AMD 在 MI300 的封裝論文就寫，混合鍵合比微凸塊互連密度高 15 倍以上、互連能效高 3 倍以上。Broadcom 也舉過實際數字：面對背約 1,500 訊號/mm²，面對面約 14,000 訊號/mm²。

工程重點 3：良率、散熱和 KGD，才是真正的門檻

混合鍵合沒有焊錫可以「吃掉」誤差，所以表面要極平、極乾淨，一顆微粒就可能造成一片空洞；對準精度也要跟著間距一起縮。第二是良率相乘：兩顆晶粒疊在一起，只要其中一顆壞，整組就報廢，所以晶片對晶圓的做法會先挑出測試合格的晶粒（KGD）再疊。但細間距接點本身很難用探針測，測試策略要事先設計。第三是散熱：上層晶片的熱要穿過下層才能散掉，邏輯疊邏輯時熱點會互相加熱，這也是 AMD 早期 3D V-Cache 要把快取放在 CCD 上方並限制頻率的原因之一。這些都會反映在成本上，所以法人估 SoIC 每萬片的資本支出遠高於 CoWoS。

工程重點 4：SoIC 加 CoWoS／InFO，才是完整的 3D IC

SoIC 本身只解決「垂直疊」。疊好的晶片在外面看起來就像一顆普通 SoC，再放進 CoWoS（2.5D 中介層，旁邊擺 HBM）或 InFO（手機常用的扇出封裝），就成了 3D IC。AMD MI300 就是例子：運算晶粒用 SoIC 疊在 I/O 晶粒上，再放到 CoWoS 中介層旁接 HBM，AMD 自己叫它 3.5D。往後看，供應鏈報導 NVIDIA 2028 年的 Feynman 世代會大幅提高 SoIC 用量，TrendForce 引述報導說 Apple M5 Pro／Max 也開始採用台積電 SoIC 相關封裝。至於 HBM 本身的堆疊，我們 10/21 已經寫過，這裡不重複。

還缺什麼／待核

• 每平方毫米接點數是用理想方格算的示意值，實際可用的訊號數會因電源、接地和冗餘接點而少很多。
• 2024 年論壇的舊路線圖曾寫 2027 年 3µm，今年官方說法是 2029 年 4.5µm（A14 對 A14），兩者口徑不同，本文以 2026 年官方資料為準。
• 2026 年產能、每萬片投資金額、NVIDIA 與 Apple 採用情形，都是供應鏈或媒體報導，台積電沒有正式公布。

影片連結

主影片：TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

▶ 看完整影片（@vkinng）

延伸觀看：你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！（CoWoS-S／R／L）、銅線撐不住了！硬核拆解「矽光子」與 CPO 終極封裝（台積電 COUPE 光引擎也是用 SoIC 疊的）。

你覺得下一代 AI 晶片會全面走 SoIC-X 混合鍵合，還是成本壓力會讓 SoIC-P 和 CoWoS 撐更久？留言聊聊。

資料來源：台積電 2026 北美技術論壇新聞稿；經濟日報：台積電 SoIC 接合間距路線圖；台積電 TSMC-SoIC 技術頁；SemiWiki：2023 技術論壇（SoIC-P 18–25µm）；AMD：MI300 3.5D Packaging（IMAPS）；eeNews Europe：SoIC 路線圖與 Broadcom 訊號密度；TrendForce：Rubin Ultra／Feynman 與 SoIC 產能（2026/03/18）；DIGITIMES：AP7 SoIC 改 CoWoS（2026/01/29）。接點密度為示意計算。
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AI 寫程式除錯迴圈解析：你以為在命令 AI，其實是你在幫它複製貼上、回報 bug

重點先講：我在 Facebook 發了一支短 Reel，講一個很多人每天都在經歷、卻很少說破的事：你以為是你在命令 AI，其實是 AI 在給你內容，你負責複製、貼上、遇到 bug、回報，再修正。一輪又一輪，到底誰才是操作員？這篇用工程和自動化的角度把它拆開，最後講怎麼把角色翻回來。

▶ 看完整 Reel（Facebook）

Reel 在講什麼

• 第 1 步：你下指令，AI 一口氣吐出一大段程式碼或設定。
• 第 2 步：你複製、貼到編輯器或 PLC 專案，存檔、編譯、執行。
• 第 3 步：出現錯誤訊息，你再把錯誤貼回去給 AI。
• 第 4 步：AI 道歉、給新版本，你再複製、貼上……回到第 2 步。

用控制迴路來看：設定值是你想要的功能，控制器是 AI，受控體是你的程式和設備，而「量測、回授」這一段全靠你手動抄錯誤訊息。在工廠裡，沒有人會讓操作員每個掃描週期都看一次錶、再把數字打回 PLC；但寫程式時，我們常常就這樣做。

工程重點 1：AI 看不到執行結果，所以一定要驗

聊天視窗裡的 AI 沒有你的執行環境：它不知道你裝了哪個版本的函式庫、PLC 韌體是哪一版、I/O 實際怎麼配。它只能「猜一個看起來合理的答案」。最典型的是幻覺套件：USENIX Security 2025 的論文用 16 個模型產生 57.6 萬段程式碼，推薦的套件裡約 19.7% 根本不存在；商用模型平均約 5.2%，開源模型約 21.7%。這些名字還可能被有心人搶註，變成供應鏈攻擊。再加上對話一長，前面講過的限制條件容易被忽略，你就會看到同一個 bug 修好又回來。

工程重點 2：「感覺變快」不等於真的變快

METR 在 2025 年做過一個隨機對照實驗：16 位資深開源開發者在自己熟悉的專案裡做 246 個任務，允許用 AI 的那組反而多花了 19% 時間，但他們事後仍自認快了 20%。螢幕錄影顯示，省下的打字時間被「看 AI 輸出、寫提示、等它生成」吃掉了。這正是 Reel 裡那個迴圈的成本。公平地說，METR 在 2026 年 2 月已經表示這份結果過時了，新工具可能真的變快，只是新數據證據力還很弱。重點不是 AI 好或壞，而是人在迴圈裡手動搬運的時間，沒有被算進去。

工程重點 3：把角色翻回來，先給規格和驗收條件

做過 PLC 專案的人都知道，開工前要先有 I/O 表、動作時序、連鎖條件，交機前要跑 FAT／SAT。對 AI 也一樣：不要只說「幫我寫一段程式」，而是先給規格、限制、輸入輸出範例和測試案例，例如「這個函式輸入 X 要回傳 Y、遇到斷線要在 3 秒內報警」。有了驗收條件，你就從「幫 AI 抄錯誤的人」變成「定義什麼叫完成的人」，AI 每次給的東西也能直接對著測試判斷對錯。

工程重點 4：把回授自動化，人只管設定值和最後放行

下一步是把「複製、貼上、執行、回報」這段交給機器：讓 AI 代理能直接在專案裡執行測試、讀錯誤訊息、自己修，再用 CI、靜態檢查、型別檢查擋住明顯錯誤。就像把手動抄表改成感測器直接接進 PLC，回授迴路閉合在自動化裡，人退到監督層：訂規格、審關鍵變更、決定上線。要注意，碰到實體設備的程式，還是要有模擬或安全連鎖，不能讓 AI 直接改現場。

還缺什麼／待核

• Reel 內容依作者描述撰寫；實際畫面與細節請以 Facebook 原片為準。
• 19.7% 幻覺套件率是論文測試當時的模型（含 GPT-4、CodeLlama 等），新模型的比例可能不同。
• METR 的 19% 變慢是 2025 年初的工具與特定情境；METR 自己已說明結果過時。
• 文中控制迴路與 PLC 的比喻是作者觀點，不是研究結論。

看完整 Reel

這個「人變成 AI 的複製貼上機」的畫面，Reel 裡演得更直接：

▶ 到 Facebook 看 Reel

你用 AI 寫程式或寫 PLC 時，最常卡在哪一步？是複製貼上、找 bug，還是 AI 一直修不好同一個錯？留言聊聊，順便到 Reel 那邊分享你的經驗。

資料來源：Spracklen 等，《We Have a Package for You!》，USENIX Security 2025；METR：早期 2025 AI 對資深開源開發者生產力的影響（2025/07/10）；METR：開發者生產力實驗設計更新（2026/02/24）。控制迴路與 PLC 類比為作者觀點。
Reel：Facebook Reel
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