CPO鍺光偵測器原理：矽看不見光，台積電怎麼讓晶片收到訊號

重點先講：CPO 把光引擎塞進交換器封裝裡，但接收端有個物理上的尷尬：矽對通訊波長的紅外光幾乎是透明的。光跑了好幾公尺抵達晶片，矽卻「看不見」它。解法是在矽波導上方長一塊鍺（Ge），讓鍺當晶片的眼睛：把光吸進去、轉成電流，再交給放大器還原成 0 與 1。

原始貼文在這：FB：CPO最尷尬的秘密：矽晶片本身，根本看不見光！

發生了什麼

• NVIDIA 已宣布採用台積電 COUPE（緊湊型通用光子引擎）光引擎的 Spectrum-X 矽光子交換器進入量產；台積電也表示 COUPE 共封裝方案 2026 年量產。
• COUPE 用 SoIC 把電子晶片（EIC）面對面疊在 65 nm 矽光晶片（PIC）上，發射端用微環調制器，接收端靠鍺光偵測器（GePD）。
• 公開簡報列出的 COUPE GePD 規格：110 GHz 頻寬、4.5 nA 暗電流；另有產業整理報告引述響應度約 1.0 A/W。
• 11/07 我們寫過發射端「矽不會發光、只能外接雷射」；今天補上另一半：接收端「矽也收不到光」。

一句話物理：半導體只吸收能量大於能隙的光子。矽能隙 1.12 eV，截止波長約 1.1 µm；1310 nm 光子只有約 0.95 eV，不夠把矽的電子踢上去。鍺的直接能隙約 0.80 eV（對應約 1550 nm），剛好吃得下 O-band 與 C-band。

工程重點 1：光先在 220 nm 的矽波導裡跑

光從光纖耦合進晶片後，在 SOI 頂層約 220 nm 厚、約 500 nm 寬的矽波導裡傳。矽在這裡的角色是「水管」：正因為它不吸 1310 nm，才能把光低損耗地送到偵測器前面。換句話說，矽看不見光這個缺點，在傳輸段反而是優點。

工程重點 2：鍺塊陷阱——漸逝波把光「吸」上去

偵測區的矽波導上方磊晶一塊鍺。鍺折射率（約 4.2）比矽（約 3.5）高，光場會往高折射率區偏，透過漸逝波耦合一路斜爬進鍺層，邊走邊被吸收。作者估算（非官方）：鍺在 1310 nm 的吸收係數約 7,000–9,000 /cm 量級，吸收長度約 1–1.5 µm，所以幾十微米長的鍺塊就能把絕大部分光吃光，同時保持元件小、電容低。

工程重點 3：反向偏壓把電子電洞拉開——頻寬與暗電流的拉鋸

光子被鍺吸收後產生電子與電洞，兩側 P／N 摻雜加反向偏壓，電場把它們迅速拉開，形成微弱的光電流。作者換算：理想響應度上限 R = λ(µm)/1.24，1310 nm 約 1.06 A/W；若實測 1.0 A/W，代表量子效率約 95%。難點在鍺與矽晶格差約 4%，介面會長出穿隧差排，變成漏電路徑——暗電流就是雜訊底。110 GHz 頻寬配 4.5 nA 暗電流，代表空乏區夠薄、缺陷也壓得夠低。

工程重點 4：SoIC 讓 TIA 貼著偵測器——省下的是雷射電

光電流只有微安級，要靠轉阻放大器（TIA）轉成電壓。走線越長、寄生電容越大，TIA 越難放大，雷射就得打更亮。台積電在 ECTC 2024 論文指出，COUPE 的 SoIC 低電容接合提升 TIA 靈敏度，雷射功耗可降 40% 以上。這也接回 11/07 那篇：外接雷射是 CPO 的耗電大戶，接收端越靈敏，雷射就能越省。

還缺什麼／待核

• COUPE 量產版 GePD 的實際響應度、暗電流分佈與良率，台積電未逐項公開；本文規格來自公開簡報與產業整理。
• 吸收係數、吸收長度、95% 量子效率均為作者以教科書數值估算，非量測值。
• 天下雜誌報導台積電的鍺矽感測技術曾登上 Nature，細節以原文為準。
• 光纖對位、溫控微環、CPO 維修性仍是量產後的真正考驗。

延伸影片

矽光子與 CPO

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

矽不會發光、也看不見光，CPO 卻還是用矽當主角。你覺得下一個卡關點是光纖對位、微環溫控，還是良率？留言聊聊。

資料來源：台積電 COUPE 公開規格（Swissphotonics 2025 CPO 簡報整理）；IEEE ECTC 2024 COUPE 論文；SemiWiki〈How TSMC Is Wiring the AI Era With Light〉；天下雜誌英文版 2026-08-24 報導；FB 粉專原文。標示「作者估算／換算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1151079287443276
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