台積電N2 GAA奈米片原理：懸空通道怎麼做出來不塌
重點先講：台積電 N2 是第一代 Nanosheet GAA（環繞式閘極）。電子顯微鏡剖面上，通道像「浮」在半空——但那不是魔術，而是一連串材料選擇性的工程：先長一疊 Si／SiGe 千層派，再把 SiGe 精準掏空，最後用原子層沉積把閘極灌進只有幾奈米的縫。最致命的一步是「拆鷹架」：只要用到液體，表面張力就能把奈米片吸黏報廢。
原始貼文在這：FB：台積電 N2 GAA 的奈米片，是怎麼「浮」起來的？
發生了什麼
- 台積電 N2 已於 2025 年第四季進入量產，是公司首個 GAA 奈米片節點；官方對比 N3E：同功耗速度 +10–15%，或同速度功耗 −25–30%，邏輯密度約 1.15 倍。
- 為何告別 FinFET：鰭片閘極只包三面，縮到 3 nm 以下，底部漏電與短通道效應壓不住；奈米片把通道橫躺、多層堆疊，閘極四面包覆，靜電控制更強。
- N2 另有 NanoFlex：同一晶片可混用不同高度的標準單元，在效能與面積之間微調——這是奈米片寬度可調帶來的設計彈性。
- 台積電沒公開 N2 的片數與厚度；業界展示（如 IBM 2021 年 2 nm 晶片）多為 3 層堆疊、單片約數奈米厚，本文以此為量級參考。
製程起點是在矽晶圓上交替磊晶純 Si（未來的通道）與 SiGe（臨時鷹架），再一起蝕刻成鰭狀長條。關鍵在於兩種材料晶格相近、能連續長得很平整，但化學性質不同：後面的每一步，都靠「咬 SiGe、不碰 Si」的選擇性。Ge 濃度、層厚、退火熱預算都會改變後續蝕刻速率——文獻指出退火越熱，Ge 擴散越嚴重，SiGe 反而越難蝕。
工程重點 2：Inner Spacer——先築防火牆再拆鷹架在源極／汲極磊晶長出之前，先從側面把 SiGe 往內咬掉幾奈米，形成凹槽，再填入氮化矽類介電質，這就是 Inner Spacer。它有兩個工作：電性上隔開未來的金屬閘極與源汲極，降低寄生電容、防短路；機械上，它是奈米片懸空時的「支撐墊」——模擬研究顯示 Inner Spacer 從 3 nm 變薄到 1 nm，奈米片中段形變會放大約 1.8 倍。凹槽深度在每一層要一致，學界報告氣相蝕刻能把各層差異壓到 1 nm 以下。
工程重點 3：拆鷹架為什麼一定要「乾」Channel release 是把 SiGe 全部移除、讓 Si 片懸空的步驟。若用濕式藥水，乾燥時液體留在片與片之間，毛細力會把奈米片拉在一起黏死（stiction）。作者估算（非官方）：拉普拉斯壓力 ΔP ≈ 2γ/g，水的 γ ≈ 0.072 N/m、縫隙 g ≈ 10 nm，ΔP ≈ 14 MPa，約 140 大氣壓，壓在幾奈米厚的矽片上根本撐不住。所以產業走向非電漿的氣相乾式蝕刻：文獻報告 SiGe／Si 選擇比約 56–87，甚至 IBM 在 IEDM 2019 發表過對 SiGe25% 達 150:1 的乾蝕刻；矽片單側損失可壓在 1 nm 以下。
工程重點 4：ALD 原子級灌漿——閘極要鑽進縫裡鷹架拆完，奈米片之間只剩數奈米空隙。接下來要在每一片的上下左右長出界面氧化層、high-k 介電與功函數金屬，厚度誤差以埃計——只有 ALD（原子層沉積）這種一次只長一層原子的方式辦得到。如果最下層片長得比上層薄，各片閾值電壓就會不一致，這也是 GAA 良率比 FinFET 難拉的原因之一。粉專把這四步濃縮成「疊積木、築防火牆、拆鷹架、原子級灌漿」：FB 原文。
還缺什麼／待核
- 台積電未公開 N2 的奈米片層數、厚度與 channel release 實際化學品；本文製程描述來自公開文獻與業界通用 GAA 流程。
- 14 MPa 毛細壓力為作者以理想潤濕、10 nm 縫隙的數量級估算，非量測值。
- 選擇比 56–87、150:1 為不同研究團隊的實驗結果，不代表台積電產線數據。
- N2 良率與成本台積電未逐一揭露，外界數字多為供應鏈傳聞。
延伸影片
TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來
你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！你覺得 GAA 量產最難的是「拆鷹架」還是「ALD 灌漿」？或是下一代 CFET 會更難？留言聊聊。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1150392860845252
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