AMD Venice-X 3D V-Cache原理：快取搬到核心底下，台積電SoIC怎麼撐住SRAM微縮牆

重點先講：AMD 這次發表的 EPYC 9006X「Venice-X」，快取容量沒有變大，還是 1152MB；真正的升級是快取的位置。以前 3D V-Cache 蓋在 CPU 核心上面，現在改墊到核心底下，伺服器 X3D 第一次不用為了大快取犧牲時脈。能這樣搬，靠的是台積電 SoIC 混合鍵合；必須這樣搬，是因為 SRAM 在平面上已經快縮不動了。

原始貼文在這：FB：AMD X3D，是台積電 3D DRAM 最好的試金石（SRAM 為什麼貴又難縮，粉專也拆過：台積電，才是 SRAM 之王）

發生了什麼

• 11 月 10～11 日，AMD 預告 EPYC 9006X「Venice-X」：最多 96 顆 Zen 6 核心、192 執行緒、1152MB L3，鎖定 EDA 模擬、HPC 這類吃快取的工作，2027 下半年上市，微軟已說會用在 Azure HXv2 執行個體。
• 時脈：Tom's Hardware、Wccftech 報導最高 5.3GHz；VideoCardz 的整理寫約 5.15GHz（粉專原文也用 5.15GHz）。正式規格要等上市前公布，但兩個數字都遠高於上一代 Genoa-X（EPYC 9684X）的 3.7GHz。
• Wccftech 拆算：8 個 CCD，每個 CCD 本身 48MB L3，再加 96MB 堆疊快取，合計 384MB＋768MB＝1152MB。
• 平台：SP7 插槽、16 通道記憶體，支援 MRDIMM-12800，每顆約 1.6TB/s 記憶體頻寬、96 條 PCIe 6.0。Zen 6 CCD 是 AMD 第一個在台積電 N2 投片的 HPC 產品。
• 伺服器版 X3D 上一次出現是 2023 年的 Genoa-X，Turin 世代整整缺席一代。

一句話比喻：
舊做法＝在爐子上蓋一條棉被（快取壓在核心上，熱要穿過快取才散得掉）。
新做法＝把儲藏室搬到地下室（快取墊在底下，核心直接貼散熱蓋）。
東西一樣多，但廚房不再悶熱，爐火可以開大。

工程重點 1：為什麼「放上面」會卡時脈

CPU 的熱幾乎都來自核心。第一代、第二代伺服器 X3D（Milan-X、Genoa-X）把 SRAM 晶片疊在核心上方，熱要先穿過那層矽與鍵合介面才到散熱蓋，等於多一層熱阻；SRAM 本身也怕熱。結果就是電壓、時脈都要壓低，Genoa-X 加速只有 3.7GHz，很多客戶寧可買不疊快取的高時脈版。桌機的 Ryzen 9000X3D 先把順序反過來，快取墊在下面、核心在上面，這次 Venice-X 把同一招帶進伺服器，大快取和高時脈終於不用二選一。

工程重點 2：台積電 SoIC 混合鍵合，凸塊直接拿掉

一般 3D 堆疊用微凸塊（micro bump）焊在一起，間距大約幾十微米。SoIC 用的是混合鍵合：兩片晶片表面磨到極平，銅墊對銅墊、氧化層對氧化層直接接合，沒有焊料。AMD 公布的數字是，相比微凸塊 3D，互連密度超過 15 倍、互連能效超過 3 倍；第一代 3D V-Cache 的連接間距約 9 微米。快取改放底下後，核心的電源與訊號必須穿過下面那顆快取晶片的 TSV 才接到封裝，這對 TSV 密度、供電壓降和鍵合良率要求更高，這也是只有 SoIC 這級技術做得到的原因。

工程重點 3：SRAM 微縮撞牆，平面塞不下只能往上

SRAM 一個位元要 6 顆電晶體，速度快但很佔面積。更麻煩的是它越來越難縮：台積電 N3E 的高密度 SRAM 單元約 0.021 平方微米，和 N5 幾乎一樣；N2 靠 GAA 縮到約 0.0175 平方微米（台積電 IEDM 2024 數據），一代才小約兩成，遠不如邏輯電路。所以把大快取做在最貴的 N2 核心晶片上很不划算，把快取拆到另一顆晶片、用較成熟的製程做，再疊上來，成本和良率都比較好算。這就是粉專說「X3D 是試金石」的意思：記憶體貼著運算放，方向已經被證明是對的。

工程重點 4：下一步，疊的會不會從 SRAM 換成 DRAM

Venice-X 的快取總量和兩年多前的 Genoa-X 一樣，說明單靠 SRAM 往上疊，容量成長很慢。要再大一個數量級，就得換密度更高的記憶體：之前寫過的台積電 2T0C拿掉電容、可以長在邏輯上方；Fractile 把 DRAM 疊在運算晶片上也是同一條思路。不管最後疊的是 SRAM、2T0C 還是 DRAM，都需要 SoIC 這類混合鍵合，台積電在每一條路線上都賣得到鏟子。

還缺什麼／待核

• Venice-X 最高時脈有 5.3GHz 與約 5.15GHz 兩種報導，TDP、SKU 數量、底座時脈都未公布。
• AMD 沒說 Venice-X 堆疊快取晶片用哪個製程，以及鍵合間距是否比第一代更小。
• 「快取放底下」帶來的散熱好處，桌機 Ryzen 9000X3D 已有實測；伺服器 96 核心滿載下效果多大，要等 2027 年實測。
• 台積電是否、以及何時把 2T0C 疊上邏輯晶片商用，官方沒有證實。

延伸影片

黃仁勳說 AI 的盡頭是電！微型核能 vs 燃料電池，誰能拯救算力荒？

快取貼著核心放，最大的好處之一是少搬資料、少耗電。資料中心的電力壓力，這支影片講得更完整。

你覺得下一代會繼續疊 SRAM，還是直接換成 2T0C 或 DRAM？留言聊聊。

資料來源：Tom's Hardware（2026-11-11）、Wccftech（2026-11-10）、VideoCardz、ComputerBase 對 AMD EPYC 9006 系列的報導；台積電 IEDM 2024 N2 SRAM 數據；AMD 3D V-Cache 技術資料；FB 粉專原文。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1160610763156795
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