NPO與CPO差異比較：差的不是距離是等級，台積電COUPE為何是終局

重點先講：很多人以為 NPO 和 CPO 只是「光模組離晶片近一點或遠一點」。其實兩者差的是製造等級：NPO 還是在 PCB 上做「系統組裝」，CPO 已經跨進「半導體封裝」。這一步跨過去，電訊號從走幾公分變成走幾毫米，交換器的功耗、可靠度、維修方式和供應鏈全部跟著改寫。

原始貼文在這：FB：NPO 跟 CPO，差的不是距離，是「等級」

發生了什麼

• NVIDIA 與台積電合作的 Spectrum-X Photonics CPO 交換器，採用台積電 COUPE 封裝，已開始出貨給特定夥伴，2026 下半年擴產；NVIDIA 宣稱相較可插拔光模組，功耗效率約 3.5 倍。
• TrendForce（2026-07）指出 Broadcom 51.2T Bailly CPO 交換器已量產，並點名光引擎良率與先進封裝產能是 CPO 擴產的主要瓶頸。
• 同時，Broadcom 也推出 VCSEL 版 NPO，主打約 1 pJ/bit 與可單獨更換，NPO 並沒有退場。
• 延伸閱讀：上一篇我們拆了 CPO 接收端的鍺光偵測器，CPO鍺光偵測器原理。

一張表看懂：
NPO：光引擎與 ASIC 各自封裝 → 同一塊 PCB → 銅線約 1–10 cm → 系統組裝、可單獨更換。
CPO：光引擎與 ASIC 同一個封裝（載板或中介層）→ 微凸塊／TSV → 電訊號約毫米級 → 半導體封裝、壞了不好修。

工程重點 1：真正被縮短的是「電的那一段」

光纖傳幾百公尺都不怕，怕的是光變回電之前那段高速銅線。200G 級 SerDes 在 PCB 上每多走一公分，損耗就往上疊，於是要靠 DSP、Retimer 去補。產業整理資料指出 NPO 的通道損耗可壓在 13 dB 以下；NVIDIA 則說 CPO 把電損耗降到約 4 dB。差幾個 dB，就決定了要不要放那顆耗電的 DSP。

工程重點 2：省下的電，用 pJ/bit 算最清楚

業界常引用的區間是：可插拔模組約 15–20 pJ/bit，CPO 約 5–10 pJ/bit。作者換算（非官方）：一台 102.4 Tb/s 交換器的光互連，15 pJ/bit 約 1,536 W，5 pJ/bit 約 512 W，一台就差上千瓦；十萬台規模的 AI 叢集，差距是 MW 級。原貼文提到 NPO 省電約 15–25%、CPO 約 30–50%，屬於粗估區間，實際要看世代與架構。

工程重點 3：「系統組裝」與「半導體封裝」的良率邏輯完全不同

NPO 的光引擎可以先單獨測試、單獨更換，壞了換一塊就好。CPO 則要在封裝前確保每顆光引擎都是 known-good，因為封進去後，一顆光引擎或一排微凸塊出事，可能整顆高價封裝一起報廢。這也是為什麼雷射被刻意留在外面（外部雷射源 ELS）：最容易老化的零件不放進封裝裡。

工程重點 4：CPO 和 AI 晶片搶同一條封裝產線

CPO 一旦依賴 COUPE 這類 2.5D／3D 封裝，就得跟 GPU 搶同一批先進封裝產能。TrendForce 把這列為三大瓶頸之一。另一個難點是熱：光學元件怕熱，和幾百瓦的交換晶片零距離，Spectrum-X Photonics 機箱因此採用液冷。這也解釋了為什麼台積電是 CPO 的關鍵，不只是代工晶片，而是把光和電「封」在一起的那個人。

還缺什麼／待核

• NPO 目前沒有統一的公開 pJ/bit 數字；Broadcom VCSEL NPO 約 1 pJ/bit 屬廠商說法，且多為多模短距離應用，和單模矽光 CPO 不能直接比。
• NVIDIA 的 3.5 倍是網路層級的整體數字，包含拿掉主機端 Retimer，不只是光模組本身。
• 本文 1,536 W／512 W 為作者以業界區間換算，非實測值。
• CPO 的維修模式（換整台交換器或換板）與長期可靠度，仍待大規模部署驗證。

延伸影片

矽光子與 CPO

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

NPO 是撐到 CPO 成熟的過渡，還是會長期並存？如果你是資料中心維運，你會選哪一個？留言聊聊。

資料來源：NVIDIA Technical Blog〈Scaling AI Factories with Co-Packaged Optics〉；NVIDIA 2025-03-18 新聞稿；TrendForce 2026-07-27 CPO 報告；Taiwan News 2026-06-04；Broadcom VCSEL NPO 技術文章；FB 粉專原文。標示「作者換算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1156573600227178
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

台積電CoWoP架構解析：砍掉ABF載板後，AI封裝省什麼又犧牲什麼

重點先講：CoWoS 最貴、最卡的一層，常常不是矽中介層本身，而是底下那片 ABF／BT 封裝載板加上 BGA。供應鏈近期討論的 CoWoP（Chip-on-Wafer-on-PCB），核心構想很直白：GPU 與 HBM 之間仍靠矽中介層做微米級互連，但整疊「Chip-on-Wafer」改直接落到高階 PCB，砍掉傳統封裝載板與錫球。省材料、縮路徑、簡供應鏈——聽起來很香；線寬變粗、翹曲與良率帳單，則是另一面。

發生了什麼

• 定義（產業分析用語，非台積電正式產品發表）：CoWoP 保留矽中介層服務 GPU↔HBM 細間距；以 mSAP／HDI 等級高階 PCB 取代 ABF／BT 載板＋BGA（DigiTimes、工商時報等供應鏈報導）。
• 報導宣稱效益：砍掉 ABF＋BGA 後，封裝材料成本約可降 20–30%；電氣路徑可縮短約 40%（DigiTimes 一則）；熱路徑不必再穿過 ABF；PCB 產能與週期相對較有彈性。
• 工業壓力：OCP APAC 2026，台積電先進封裝負責人何軍指出 CoWoS 5.5 倍光罩已量產、良率約 98–99%，並點名 ABF 載板與記憶體仍是瓶頸——這正是「跳過載板」構想有人聽的背景（第三方整理）。
• 市場傳：輝達可能以 CoWoS＋CoWoP 雙軌應對 Rubin GR150（約 2026 年 10 月供應鏈傳聞）；JPM／MS／Ming-Chi 等分析師對中期大量採用偏懷疑。台積電自己較清楚的公開敘事仍是 CoPoS 面板級封裝（約 2026 試產、2028 量產量級），CoWoP 相對仍屬早期概念。
• 粉專整理／市場傳：矽中介層單價約 US$15k 量級、14 層 ABF 良率壓力、報價上漲約 20%、Rubin 長達約 52 週交期——本文當「市場合成」引用，非財報稽核數字。10 月法說電話會議亦有先進封裝需求「very large gap」的評論轉述。

一句話對照：CoWoS = Chip-on-Wafer-on-Substrate（ABF／有機載板＋BGA）；CoWoP = Chip-on-Wafer-on-PCB（載板層被高階板取代）。兩者都還有矽中介層，不是「不要中介層」。

工程重點 1：砍掉的是載板層，不是微凸塊

GPU 與 HBM 之間的微凸塊、矽中介層上的細線，仍是 CoWoS 家族的價值核心——間距在數微米量級。CoWoP 沒有宣稱要改這一段，而是動「中介層往下」：原本要再過一層高密度 ABF 載板、再用 BGA 焊到系統板；現在改成中介層（或經有限重佈）直接落到可量產的高階 PCB。供應鏈邏輯是：ABF 產能與週期卡得緊，PCB 廠能補；材料帳上少買一片昂貴載板與一層錫球。

工程重點 2：材料省 20–30%，不代表總成本同比例下降

報導口徑是「封裝材料成本約 −20–30%」。作者示意：若 ABF＋BGA 本來就占 CoWoS BOM 材料裡的顯著一截，砍掉它們，落在「材料」這欄看到 20–30% 並不奇怪；但同一批報導也提到 PCB 製程費可能約 2 倍於一般板，再加上翹曲補償、測試與重工。因此「材料 −20–30%」≠「整顆模組總成本 −20–30%」。在沒有公開 BOM 拆解前，只能把區間當供應鏈宣稱，不能當審計數字。

工程重點 3：線寬代價——板側 I/O 變粗約 ≥2.5 倍

ABF 載板可做到次 10µm 級線寬／線距；高階 PCB 的 mSAP 常見約 25/25 µm。作者估算示意：25 ÷ 10 = 2.5，也就是板側路由 pitch 粗約 ≥2.5 倍（示意，非量測）。結果是：中介層上的細腳距，下到板端必須做較粗的重佈或較少的直接 I/O——訊號完整性、電源平面分割、逃逸走線都會重新設計。DigiTimes 提到電氣路徑可縮約 40%，方向合理（少一層載板與 BGA 高度），但那是報導數字，不是本文在實驗室量到的。

工程重點 4：翹曲、CTE 與良率，才是真正的工程帳單

矽中介層 CTE 接近矽；有機 ABF 與 PCB 的 CTE 都高得多。把大面積 CoW 直接貼到 PCB，翹曲與熱循環應力不會 magically 消失，只是「應力落在哪一層、用什麼 underfill／補強」換了位置。良率若掉幾個百分點，重工（尤其已貼好 HBM 的昂貴堆疊）很快吃掉材料省下來的錢。這也是分析師對「Rubin 世代就大量走 CoWoP」偏保守的原因：技術演示與供應鏈備援是一回事，吃掉主力產能是另一回事。粉專原文也從載板瓶頸角度聊過這條線：FB 原文：CoWoP 與載板壓力。

還缺什麼／待核

• 台積電尚未把 CoWoP 列為與 CoWoS／CoPoS 同級的正式量產平台名稱；本文依 DigiTimes／工商時報等供應鏈報導整理，屬產業分析。
• 「材料 −20–30%」「路徑 −40%」「PCB 製程費約 2×」皆為報導宣稱，缺公開 BOM 與實測驗證。
• 輝達 Rubin GR150 雙軌、52 週交期、中介層約 US$15k 等為粉專整理／市場傳，非公司財報或規格書。
• 與 CoPoS（面板、約 2028）的關係：兩者都在紓解載板／產能壓力，但製程與時程不同，不宜混為同一產品。

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SoIC 立體堆疊：比 CoWoS 更近一步的互連

你覺得 CoWoP 會先當 CoWoS 產能備援，還是真能在 Rubin 世代吃掉主力訂單？留言告訴我。

資料來源：DigiTimes／工商時報等供應鏈報導（CoWoP 定義與成本／路徑宣稱）、OCP APAC 2026 何軍演講第三方整理（5.5× 光罩、良率、ABF／記憶體瓶頸）、分析師評論（JPM／MS／Ming-Chi 等對中期量產態度）、台積電 CoPoS 公開敘事、10 月法說先進封裝需求評論轉述、FB 粉專整理。標示「作者估算」「報導稱」「市場傳」者非官方數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

CoWoS熱翹曲原理：輝達B200為何非液冷不可？關鍵是溫差，不是溫度

重點先講：大家都說 B200 要液冷是因為「太燙」。這只說對一半。真正讓工程師睡不著的，是台積電 CoWoS 封裝裡好幾種材料熱膨脹不一樣：每次 GPU 從待機衝到滿載再降回來，封裝就被「拉一次、放一次」。液冷把溫度壓低、把溫差壓小，等於幫焊點和微凸塊延壽。

發生了什麼

• 功耗：HGX B200 每顆 GPU 可設定到 1kW（NVIDIA 文件）；GB200 NVL72 裡的 B200 最高約 1,200W、GB300 NVL72 的 B300 約 1,400W，而且 NVL72 沒有氣冷版（Barrack AI 整理）。
• 2024 年 Blackwell 延遲時，SemiAnalysis 指出 CoWoS-L 裡 GPU 晶粒、矽橋、有機中介層與基板之間的熱膨脹係數（CTE）失配會造成翹曲，輝達因此改了上層金屬與凸塊設計（SemiAnalysis、3D InCites）。
• 2026 年 10 月 OCP APAC，台積電先進封裝負責人何軍提到：材料越擠越近，「不匹配的梯度」累積應力；超過 5.5 倍光罩後，散熱和翹曲難度非線性上升，還舉了元件測試沒事、裝進客戶系統卻出現崩角與 low-k 脫層的案例（Simple Tech Trend 整理）。

工程重點 1：熱流密度，氣冷已經追不上

B200 是兩顆接近光罩極限的大晶粒。我假設兩顆合計約 1,600mm²，1,200W 平均下來約 0.75 W/mm²，也就是 75 W/cm²（作者估算，熱點還會更高）。這個熱流要穿過晶粒、導熱介面材料（TIM）、蓋板再到散熱器，每一層都有熱阻。氣冷的空氣比熱和導熱太差，只能靠更大的鰭片和更快的風扇硬撐；冷板液冷讓水直接貼著蓋板帶走熱，同樣功耗下晶片溫度可以低很多。

工程重點 2：真正的殺手是 CTE 失配

矽約 2.6 ppm/K，有機基板約 15 ppm/K，差約 12 ppm/K。5.5 倍光罩約 4,720mm²，等於邊長約 69mm 的正方形，角落離中心約 49mm。作者粗算：升溫 55K 時，矽和基板在角落的「自由伸縮差」約 32µm；壓到 35K 只剩約 20µm（未計底部填充膠等拘束，只說明量級）。對間距只有幾十微米的微凸塊來說，這是每天上百次的拉扯。焊點熱疲勞常用 Coffin-Manson 關係，以指數約 2 粗估，溫差從 55K 降到 35K，壽命約多 2.5 倍（作者估算）。

工程重點 3：溫度梯度，比平均溫度更危險

同一個封裝裡，GPU 核心最燙，旁邊的 HBM 堆疊相對冷，基板更冷。溫度不均勻，封裝就不是均勻膨脹，而是扭成「馬鞍形」或「笑臉、哭臉」形。這就是何軍說的「梯度」問題：平均溫度看起來還好，局部應力卻可能讓 low-k 介電層脫層、晶粒邊角崩裂。液冷的優勢在於熱容量大、流量可調，能把熱點和周邊的溫差拉近，而不只是把最高溫壓下來。

工程重點 4：下一步是把水道做進矽裡

台積電在 ECTC 2025 發表矽整合微冷卻器（IMC-Si），在 3.3 倍光罩的 CoWoS-R 上，用 40°C 進水、每分鐘 10 公升，可散掉最高 3.4kW（約 2.5 W/mm²）；密封膠設計成可容忍封裝翹曲，並通過 2,000 次溫度循環測試（IEEE ECTC 2025）。這是展示技術，不代表 Blackwell 量產已採用。但方向很清楚：封裝越大，散熱就越要「長」在封裝裡。粉專 10/25 也用一句話講過這件事：FB 原文：B200 為什麼一定要用液冷。

還缺什麼／待核

• 輝達和台積電沒有公開 B200 的實際翹曲量、凸塊間距或可靠度規格，本文溫差與壽命數字都是作者用公開材料參數做的量級估算。
• 2024 年的 CTE 失配說法來自分析機構與媒體，輝達官方只承認改過光罩提升良率。
• OCP 演講內容引用自第三方整理，非台積電官方逐字稿。

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你覺得下一代 AI 晶片會走冷板、浸沒式，還是直接把水道做進矽裡？留言告訴我。

資料來源：NVIDIA HGX 文件、SemiAnalysis、3D InCites、IEEE ECTC 2025、OCP APAC 2026 整理、Barrack AI。標示「作者估算」者為本文自行計算，非官方數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

台積電CoPoS面板級封裝原理：化圓為方多塞1.8倍，第一代可能沒有玻璃

重點先講：台積電 CoPoS（Chip-on-Panel-on-Substrate）的核心不是「玻璃」，而是「化圓為方」：把 CoWoS 用的圓形 12 吋晶圓載板，換成 310×310mm 的方形面板，讓越來越大的 AI 封裝不再浪費邊角。玻璃？第一代很可能只出現在「暫時載板」上。

發生了什麼

• 10 月 15 日第三季法說會，魏哲家表示 5.5 倍光罩尺寸的先進封裝已量產、良率優異，並朝更大的 9 倍、14 倍推進；同時發展 CoPoS，希望未來給客戶「合理的成本降幅」，也坦言後段產能確實有些短缺（鉅亨網）。
• TrendForce 指出台積電 CoPoS 已統一採用 310×310mm 面板；2026 年是設備材料驗證期，2027 年試產，2028 下半年量產（TrendForce）。DigiTimes 則估 2029 年前不會量產（Investing.com 轉述）。
• 經濟日報 8 月報導，嘉義先進封測七廠（AP7）的 CoPoS 首條線已完工運轉，技術與良率約需一年穩定（Seoul Economic Daily 轉述）。魏哲家在股東會也說，量要「非常大」還要兩到三年（經濟日報）。

工程重點 1：化圓為方，到底多塞幾顆？

以 1 個光罩 858mm² 計，5.5 倍約 4,720mm²。我假設中介層是 69×69mm 正方形、晶圓留 3mm 邊、面板留 5mm 邊，用程式窮舉擺法：300mm 圓晶圓最多 9 顆，310×310mm 面板 16 顆，約 1.8 倍；換成約 9 倍光罩（88×88mm），是 5 顆對 9 顆（皆為作者估算）。面板面積只比晶圓大 36%，多出來的主要是「形狀紅利」：方塊越大，圓邊浪費越兇。天下雜誌引用 Yole 的例子也是同一個方向：7 個變 16 個、利用率約 45% 升到 81%（天下雜誌）。

工程重點 2：第一代 CoPoS 可能「零玻璃」

很多人把 CoPoS 等同玻璃基板，但天下雜誌英文版訪問的資深封裝專家認為，第一代 CoPoS 很可能採「零玻璃」方案，唯一的玻璃是製程中可重複使用的暫時載板（glass carrier）（CommonWealth）。流程是在玻璃載板上做有機 RDL、上晶片、封膠，再拆掉載板切成單顆。真正把玻璃留在產品裡的「玻璃核心基板」，TrendForce 估 2030 年後才較可能商用（TrendForce）。

工程重點 3：翹曲帳，面板越大越難

矽的熱膨脹係數約 2.6 ppm/K，常見有機基板約 15～17 ppm/K。作者粗算：從約 260°C 回流降到室溫（ΔT≈235K），12 ppm/K 的差異在 88mm 封裝上就是約 0.26mm 的「自由伸縮差」，放大到 300mm 面板約 0.87mm（未計材料拘束，只說明量級）。這就是為什麼台積電先從 310mm 小面板切入，也是玻璃（CTE 可調到接近矽）被寄予厚望的原因。粉專上次用「烤魷魚紙板 vs 鋼化玻璃」講過這件事：FB 原文：玻璃基板到底神在哪。

工程重點 4：TGV 打孔與檢測，是真正的良率關卡

要讓玻璃留在產品裡，就得打玻璃穿孔（TGV）。目前主流是皮秒／飛秒雷射改質再濕蝕刻成孔；雷射、鍍銅或熱製程產生的微裂紋可能延伸到相鄰孔，影響電性與良率，所以檢測會是量產關鍵（TrendForce）。設備面也是新戰場：面板線與 300mm 製程不相容，單條 FOPLP 線投資約 1～2 億美元（Digital Today 引 Semiconductor Engineering）。

還缺什麼／待核

• 量產時間：TrendForce 2028 下半、DigiTimes 2029、摩根士丹利估可能提前到 2028，台積電官方沒給日期。
• 首發客戶是否為輝達、AP7 之外是否動用友達中科廠區，都還是媒體報導，未經證實。
• 面板尺寸尚未統一：台積電 310×310mm，其他業者有 515×510、600×600mm 等規格。

延伸影片

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

TSMC晶片堆疊大戰：SoIC-X、SoIC-P 與 3D IC 封裝

你覺得 CoPoS 最先卡關的會是翹曲、TGV 打孔，還是設備投資？留言告訴我。

資料來源：鉅亨網 10/15 法說會、TrendForce 6/17、TrendForce 9/21、CommonWealth 7/6、天下雜誌、Seoul Economic Daily 8/11、DigiTimes via Investing.com。標示「作者估算」者為本文自行計算，非官方數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

輝達為什麼一直缺貨？台積電CoWoS產能瓶頸解析：月產12萬片還不夠

重點先講：輝達 GPU 一直缺貨，瓶頸不在台積電的 4 奈米晶圓，而在後段的 CoWoS 先進封裝。這篇延伸我在粉專的貼文 〈輝達為什麼一直缺貨？〉，用公開報導的數字把瓶頸拆開。

發生了什麼

• 台積電 CoWoS 月產能：2025 年約 7 萬片 → 2026 年底約 12～14 萬片（TrendForce、DIGITIMES 估約 12.7 萬片）。
• 輝達預訂 2026 年約 80～85 萬片，超過台積 CoWoS 全年產能的一半；博通約 20～24 萬片居次，AMD 第三。
• 供需缺口：2026 年估約 20%，年底可望收斂到約 10%，2027 年再改善。
• 台積電開始把 CoW 前段也外包給日月光、矽品等 OSAT（TrendForce 引 ETNews）。

一句話：晶圓是麵粉，CoWoS 是把麵團、內餡（HBM）包成一顆包子的機台。麵粉再多，包子機不夠，店門口還是排隊。

工程點 1：為什麼一定要 CoWoS？

AI GPU 需要每秒數 TB 的記憶體頻寬，只能把 HBM 堆疊放到 GPU 旁邊幾毫米內，透過矽中介層上上萬條微細走線連接。一般 PCB 載板線寬做不到，所以 GPU 和 HBM 必須先在晶圓上「縫」好（CoW），再上載板（WoS）。

工程點 2：中介層越大，一片晶圓切得越少

新一代 GPU 封裝面積越做越大，CoWoS-L 已走到數倍光罩尺寸。一片 12 吋晶圓能放的中介層數量跟著變少，所以就算「月產片數」成長近一倍，能出貨的 GPU 顆數並沒有等比例增加。這就是產能數字看起來很大、市場仍喊缺的原因。

工程點 3：HBM 也在搶

每顆封裝要配 6～8 顆以上的 HBM 堆疊，記憶體廠的 HBM 產能同樣吃緊，報導指 Micron 2026 年 HBM 已售罄。封裝和記憶體任一邊卡住，整顆 GPU 都出不來。

工程點 4：解方是分流與新技術

台積電一邊擴建南科 AP8、把嘉義 AP7 部分產線轉做 CoWoS，一邊把 CoW 外包給 OSAT；非台積陣營 2026 年底月產能也從原估 2.6 萬片上調到約 4 萬片。長期則看更大尺寸的 CoWoS 和面板級封裝。

還缺什麼／待核

• 以上產能與分配都是供應鏈與研究機構估計，台積電未正式公布客戶分配。
• 若 H200 等產品能出貨中國，輝達訂單可能再上修，缺口會再擴大。

延伸影片

▶ 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

▶ 記憶體為什麼一直漲？HBM vs DDR 產能大戰

你覺得輝達缺貨會在 2027 年解除，還是 AI 需求會繼續把缺口撐開？

這題在粉專討論很熱，歡迎來留言：PLC 粉專

vkinngworld｜@vkinng｜資料來源：DIGITIMES、TrendForce、TrendForce/ETNews

台積電CoWoS-L 5.5倍光罩架構解析：4,720mm²封裝怎麼縫出來？

重點先講：微影機一次能印的最大面積叫「光罩極限」，大約 26×33 mm＝858 mm²。台積電 CoWoS-L 已經量產 5.5 倍光罩的封裝，等於在一個封裝裡塞進約 4,720 mm² 的矽與記憶體。粉專這篇（FB 原文）把它叫做「沒人做得到」，今天把它背後的工程拆開來看。

發生了什麼

• 2026 北美技術論壇：台積電表示 5.5 倍光罩 CoWoS 已在生產，支援最多 12 顆 HBM3E/HBM4，良率 >98%。
• 路線圖：原本最大是 2027 年 9.5 倍光罩（12 顆 HBM5、約 120×150 mm 基板）；今年改口加碼，2028 年 14 倍光罩（約 10 顆大型運算晶粒＋20 顆 HBM），2029 年超過 14 倍、最多 24 顆 HBM5E。
• 系統級晶圓 SoW-X：40 倍光罩、最多 64 顆 HBM，量產時程從 2027 延到 2029。

算一下：858 mm² × 5.5 ≈ 4,719 mm²，跟圖上的 4,720 mm² 吻合。注意：這是「光罩當量」換算，台積電官方只講倍數，實際中介層尺寸與形狀以客戶設計為準。

工程重點 1：為什麼不能直接印一顆大晶片

光罩極限是光學硬上限，EUV 掃描機一次曝光就是 26×33 mm。晶片越大，一顆缺陷就廢掉整顆，良率隨面積指數下降。所以 AI 晶片改走 chiplet：把運算切成多顆接近光罩極限的 ASIC，再在封裝裡「拼」回來。問題變成：拼接處的頻寬要夠、延遲要低，這就是 CoWoS 的戰場。

工程重點 2：CoWoS-L 的「縫合」怎麼做

CoWoS-S 用一整片矽中介層，大到 3 倍光罩以上就要做光罩拼接（stitching），成本和破片風險暴增。CoWoS-L 改成 RDL 有機中介層＋局部矽橋 LSI：只有晶粒之間、HBM 旁邊這些需要超細線距的地方埋一小塊矽橋，其他大面積走 RDL 重布線。好處是中介層能做大、又不必整片都用昂貴的矽；代價是矽橋對位、翹曲（warpage）控制都更難。

工程重點 3：做大以後，供電與散熱才是魔王

4,700 mm² 等級的封裝，功耗動輒上千瓦。電流要從基板穿過 RDL 送到每顆晶粒，壓降與電遷移都放大；熱則集中在運算晶粒，HBM 又怕熱。這也是為什麼台積電同時推 COUPE 共封裝光學、背面供電，以及業界開始談水冷板直接貼封裝——封裝越大，周邊工程一起升級。

工程重點 4：為什麼說是「封裝版摩爾定律」

從 3.3 倍 → 5.5 倍 → 9.5 倍 → 14 倍 → SoW-X 40 倍，台積電在用封裝面積換算力。Tom's Hardware 換算 14 倍光罩約 12,020 mm²，已經比 CD 還大一點。製程微縮越來越慢、越來越貴，把更多矽「縫」在一起，變成成長最快的那條曲線。

還缺什麼／待核

• FB 圖標題寫「5 倍光罩」，實際官方規格是 5.5 倍；「沒人做得到」是貼文的說法，Intel EMIB、三星 I-Cube 也在做大封裝，只是量產規模目前台積電領先。
• 4,720 mm² 是倍數換算的示意數字，非台積電公布的中介層實際面積。
• 9.5 倍光罩是否仍照 2027 時程量產，今年新路線圖的重心已轉到 14 倍，需再看後續法說。

延伸影片

記憶體為什麼一直漲？HBM vs DDR 產能大戰

銅線撐不住了！硬核拆解矽光子與 CPO 終極封裝

你覺得封裝做到 14 倍、40 倍光罩以後，下一個瓶頸會是供電、散熱，還是 HBM 產能？

這題在粉專討論很熱，歡迎來留言：PLC 粉專

資料來源：TSMC 2026 Technology Symposium 新聞稿、Taipei Times、Tom's Hardware、Semiconductor Engineering｜vkinngworld｜YouTube @vkinng

台積電 SoIC-X vs SoIC-P 比較：混合鍵合 3D IC 原理，從 9µm 縮到 4.5µm 間距為何關鍵

重點先講：我 2 月那支 「TSMC 晶片堆疊大戰」昨晚突然又多了上百次觀看，剛好台積電今年技術論壇把 SoIC 路線圖更新了，這篇把重點補上：SoIC-X 走無凸塊混合鍵合，拚密度和能效；SoIC-P 走微凸塊，拚成本。兩條路怎麼選，關鍵就在「接點間距」。

發生了什麼

• 路線圖更新：台積電表示，9µm 間距的 N7 對 N7 SoIC 2023 年量產，6µm 版本 2025 年量產；N2 對 N2（6µm）預計 2028 年、A14 對 A14（4.5µm）2029 年量產。
• A14 SoIC：官方新聞稿說，A14 對 A14 的晶粒間 I/O 密度比 N2 對 N2 高 1.8 倍。
• 產能：供應鏈報導 2026 年 SoIC 月產能約 1 萬到 1.5 萬片，主力在竹南 AP6；法人估每 1 萬片產能投資約 68 到 70 億美元，遠高於 CoWoS。
• 但也有轉向：DIGITIMES 1 月報導，嘉義 AP7 原本規劃給 SoIC 的 P2、P3 廠改做 CoWoS，因為眼前 CoWoS 缺口更大。

一句話分辨：SoIC-X 是「兩片晶片直接銅貼銅」，中間沒有焊錫球；SoIC-P 是「中間還有一排小焊錫凸塊」。前者像把兩層樓蓋成同一棟，後者像兩棟樓之間搭很多小天橋。

工程重點 1：SoIC-X 和 SoIC-P 到底差在哪

SoIC-X 是無凸塊（bumpless）堆疊：晶片表面做出平整的銅墊和介電層，對準後直接鍵合，銅和銅經過退火擴散接在一起，訊號再經過很細的 TSV 往下走。可以做晶片對晶圓，也有晶圓對晶圓版本（適合兩邊晶片一樣大、良率高的製程）。SoIC-P 則保留微凸塊，2023 年台積電介紹時是 18 到 25µm 間距，鎖定手機、IoT、客戶端這類成本敏感的產品；後續路線圖從 25µm 面對背，走向 16µm 面對面。簡單說：X 拚性能、P 拚價格。

工程重點 2：為什麼間距縮一點就差很多

接點是排成格子的，所以每平方毫米的接點數大約跟間距平方成反比。用最理想的方格去算（示意，不是實際可用 I/O 數）：25µm 約 1,600 個/mm²、16µm 約 3,900、9µm 約 12,300、6µm 約 27,800、4.5µm 約 49,400。從微凸塊 25µm 到混合鍵合 6µm，理論密度差約 17 倍。接點多，就能用「很多條慢而短的線」取代「少數幾條快而長的線」，每傳 1 bit 的能量也跟著下降。AMD 在 MI300 的封裝論文就寫，混合鍵合比微凸塊互連密度高 15 倍以上、互連能效高 3 倍以上。Broadcom 也舉過實際數字：面對背約 1,500 訊號/mm²，面對面約 14,000 訊號/mm²。

工程重點 3：良率、散熱和 KGD，才是真正的門檻

混合鍵合沒有焊錫可以「吃掉」誤差，所以表面要極平、極乾淨，一顆微粒就可能造成一片空洞；對準精度也要跟著間距一起縮。第二是良率相乘：兩顆晶粒疊在一起，只要其中一顆壞，整組就報廢，所以晶片對晶圓的做法會先挑出測試合格的晶粒（KGD）再疊。但細間距接點本身很難用探針測，測試策略要事先設計。第三是散熱：上層晶片的熱要穿過下層才能散掉，邏輯疊邏輯時熱點會互相加熱，這也是 AMD 早期 3D V-Cache 要把快取放在 CCD 上方並限制頻率的原因之一。這些都會反映在成本上，所以法人估 SoIC 每萬片的資本支出遠高於 CoWoS。

工程重點 4：SoIC 加 CoWoS／InFO，才是完整的 3D IC

SoIC 本身只解決「垂直疊」。疊好的晶片在外面看起來就像一顆普通 SoC，再放進 CoWoS（2.5D 中介層，旁邊擺 HBM）或 InFO（手機常用的扇出封裝），就成了 3D IC。AMD MI300 就是例子：運算晶粒用 SoIC 疊在 I/O 晶粒上，再放到 CoWoS 中介層旁接 HBM，AMD 自己叫它 3.5D。往後看，供應鏈報導 NVIDIA 2028 年的 Feynman 世代會大幅提高 SoIC 用量，TrendForce 引述報導說 Apple M5 Pro／Max 也開始採用台積電 SoIC 相關封裝。至於 HBM 本身的堆疊，我們 10/21 已經寫過，這裡不重複。

還缺什麼／待核

• 每平方毫米接點數是用理想方格算的示意值，實際可用的訊號數會因電源、接地和冗餘接點而少很多。
• 2024 年論壇的舊路線圖曾寫 2027 年 3µm，今年官方說法是 2029 年 4.5µm（A14 對 A14），兩者口徑不同，本文以 2026 年官方資料為準。
• 2026 年產能、每萬片投資金額、NVIDIA 與 Apple 採用情形，都是供應鏈或媒體報導，台積電沒有正式公布。

影片連結

主影片：TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

▶ 看完整影片（@vkinng）

延伸觀看：你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！（CoWoS-S／R／L）、銅線撐不住了！硬核拆解「矽光子」與 CPO 終極封裝（台積電 COUPE 光引擎也是用 SoIC 疊的）。

你覺得下一代 AI 晶片會全面走 SoIC-X 混合鍵合，還是成本壓力會讓 SoIC-P 和 CoWoS 撐更久？留言聊聊。

資料來源：台積電 2026 北美技術論壇新聞稿；經濟日報：台積電 SoIC 接合間距路線圖；台積電 TSMC-SoIC 技術頁；SemiWiki：2023 技術論壇（SoIC-P 18–25µm）；AMD：MI300 3.5D Packaging（IMAPS）；eeNews Europe：SoIC 路線圖與 Broadcom 訊號密度；TrendForce：Rubin Ultra／Feynman 與 SoIC 產能（2026/03/18）；DIGITIMES：AP7 SoIC 改 CoWoS（2026/01/29）。接點密度為示意計算。
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HBM4 16層堆疊原理｜775微米塞進16顆DRAM，為何鍵合與散熱才是真瓶頸

重點先講：我們在「記憶體為什麼一直漲」那支影片講過：HBM 搶走了大量 DRAM 晶圓產能。到了 HBM4 這一代，問題又往下走了一層。頻寬規格已經翻倍，真正卡住出貨的是堆疊高度、鍵合良率和散熱。10 月這兩週的消息剛好把這件事攤開來：NVIDIA Rubin 主力可能只用 12 層，16 層要等良率和封裝產能跟上。下面拆四件事。文中的換算是我自己的算術示意，不是廠商數據。

發生了什麼

• 10/9 Korea Herald（引 Counterpoint）：Vera Rubin 多數產品預計用 12 層 36GB HBM4，不是先前傳的 8 層。SK 海力士 1 月 CES 發表 16 層 48GB，第二季開始向大客戶量供 HBM4；三星 2 月起出貨 HBM4（12 層最高 36GB）。供應鏈追蹤機構稱 SK 海力士已量出 16 層給 Rubin，但公司未證實。
• 10/12 TrendForce（引 Chosun Biz、ETNews）：現在 AI 封裝的中介層（interposer）面積已約是 EUV 單次曝光上限 858 mm² 的 5.5 倍，未來可能到 9 倍、12 倍甚至 40 倍。三星為 HBM4E 準備混合銅鍵合（HCB）與 HPB 散熱路徑；SK 海力士的 iHBM 宣稱熱阻降約 30%。
• 10/16 vlsi.kr 分析：截至 10 月，HBM4 量產仍用傳統凸塊：三星 TC-NCF、SK 海力士 MR-MUF；混合鍵合最快 2027 年在部分 HBM4E 導入。
• 10/15 SEMICON West（The Elec 10/19 報導）：韓國設備商 Shindo 提出把 GPU 疊在 HBM 正上方、中間夾約 200 微米玻璃陶瓷中介層、上下兩面都水冷的 3D 架構，已送樣給部分廠商。

HBM 是什麼結構？一顆 HBM 是把多片 DRAM 晶粒直立疊在一顆邏輯基底晶粒（base die）上，層與層之間用TSV 矽穿孔貫通訊號與電源，再用微凸塊或混合鍵合黏起來。整疊 HBM 和 GPU 並排放在中介層上（台積電 CoWoS 就是這種 2.5D 封裝），最上面壓一塊散熱冷板。

工程重點 1：頻寬翻倍，代價是線變兩倍多

JEDEC 的 HBM4 標準（JESD270-4）把介面從 1024 位元加寬到 2048 位元，每腳最高 8 Gb/s，算起來 2048 × 8 Gb/s ≈ 2 TB/s；通道數從 16 增加到 32。廠商實際做得更快：三星用 4 奈米邏輯基底晶粒，宣稱單顆 3.3 TB/s，換算約每腳 12.9 Gb/s（作者換算）。容量也直接是乘法：24 Gb 晶粒疊 12 層是 36GB、疊 16 層是 48GB；標準上限是 32 Gb 疊 16 層的 64GB。腳位加倍代表每一層要對準、導通的接點也大幅增加，這正是鍵合良率吃緊的起點。

工程重點 2：775 微米裡塞 16 片 DRAM

JEDEC 把 HBM4 的封裝高度放寬到 775 微米（HBM3E 是 720 微米），目的是讓冷板能同時平貼 GPU 和 HBM。高度固定，層數變多，每片只能更薄：vlsi.kr 整理的數字是 12 層每片約 50 微米、16 層約 30 微米。算一下：12 × 50 = 600 微米，16 × 30 = 480 微米，16 層的矽總厚度反而比較薄，因為多出來的 4 層鍵合介面也要吃掉高度預算（作者換算）。晶粒薄到 30 微米，加熱冷卻時翹曲（warpage）更難控制，任何一層接點失效，整疊就報廢。這也解釋了為什麼 Rubin 主力先用 12 層：不是 16 層做不出來，是良率和成本還沒到位。業界報導 JEDEC 也在討論把下一階段高度放寬到 825–900 微米（提案階段，待核），等於再替傳統凸塊延壽一代。

工程重點 3：熱要穿過 16 道「保溫層」

HBM 的熱源不只在 DRAM。TrendForce 引述三星說法，基底晶粒裡負責和 GPU 高速傳輸的 D2D PHY 是主要熱點之一。熱要往上走，得穿過每一層矽和每一層鍵合介面。矽導熱很好（約 150 W/m·K），但凸塊之間填的高分子底填料或 NCF 膠膜大約不到 1 W/m·K（教科書量級），所以每一道鍵合層都像一層薄保溫棉，層數越多熱阻越大。解法有兩條：一是把介面拿掉，混合鍵合讓銅墊直接對銅墊，沒有凸塊間隙，三星宣稱 HCB 熱阻比傳統熱壓鍵合低 20% 以上（自家比較）；二是幫熱點開專用通道，三星 HPB 和 SK 海力士 iHBM 都是在 D2D PHY 周圍做高導熱、電性絕緣的散熱路徑，SK 海力士估熱阻降約 30%。

工程重點 4：瓶頸往封裝層級移動

單顆 HBM 解決了，整個封裝還有更大的問題。中介層已經約是 858 mm² 光罩上限的 5.5 倍，換算約 4,700 mm²（作者換算）；台積電 CoWoS-S 的中介層上限約 3.3 倍光罩（約 2,700 mm²），更大的要改用 CoWoS-L／R。面積越大，翹曲、良率和產能壓力越大，Korea Herald 引述的業界說法也是：記憶體做得出來，還得看台積電封裝產能跟不跟得上。Shindo 的垂直方案想從另一個方向解：GPU 和 HBM 上下疊，走線最短，但兩顆熱源疊在一起，所以必須上下兩面同時水冷；它用可調熱膨脹係數的玻璃陶瓷來壓翹曲。這目前只是概念加送樣，Shindo 過去沒有半導體基板經驗。我的推論是：2026–2027 年的勝負，看誰能用現有鍵合把 12／16 層的良率做上去；混合鍵合和 3D 垂直堆疊是 HBM4E／HBM5 之後的事。

還缺什麼／待核

• SK 海力士 16 層 HBM4 是否已量產出貨給 Rubin，公司未證實。
• 三星 HCB「熱阻低 20% 以上」、SK 海力士 iHBM「約 30%」都是廠商說法，量測條件未公開，無法直接比較。
• JEDEC 放寬到 825–900 微米目前只見於產業分析，尚無正式標準文件。
• Shindo 3D 架構沒有公開熱模擬或良率數據。
• 文中每腳速率、總厚度、中介層面積與材料導熱係數為作者換算或教科書量級，不是廠商數據。

相關影片

• 記憶體為什麼一直漲？揭秘那個害你買不起電腦的「幕後黑手」｜HBM vs DDR 產能大戰
• 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！揭秘 NVIDIA 瘋搶的封裝黑科技
• TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

今天想問你：你覺得 HBM 的下一個突破會先來自混合鍵合、更好的散熱材料，還是乾脆把 GPU 和記憶體垂直疊起來？留言說說你的理由。

資料來源：Korea Herald：SK hynix、Samsung 推 16 層 HBM4（2026-10-09）；TrendForce：AI 中介層變大與 HBM4E 散熱（2026-10-12）；vlsi.kr：HBM4 鍵合之戰（2026-10-16）；The Elec：Shindo 3D GPU-HBM 堆疊架構（2026-10-19）；JEDEC JESD270-4 HBM4 標準新聞稿；TrendForce：JEDEC HBM4 775 微米高度；台積電 CoWoS 技術頁。每腳速率、厚度、面積與導熱係數為作者算術或教科書量級示意，非廠商數據。
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運算架構大解密 (七)：系統單晶片 (SoC) 與未來挑戰 — 異質整合的終極版圖

（本篇為系列文章第七篇。如果您還沒看過前一篇關於雲端 AI 巨獸的文章，建議先閱讀：運算架構大解密 (六)：張量處理單元 (TPU) — 雲端巨量資料的脈動陣列巨獸）

從精準控制的 MCU、乘載系統的 MPU、處理連續訊號的 DSP，到突破空間運算的 FPGA，以及專注矩陣加速的 NPU 與 TPU，我們已經看遍了運算世界的各式核心。然而，在真實世界中，現代旗艦級的電子設備（如智慧型手機或自動駕駛大腦）往往需要同時具備上述所有的能力。我們不可能在主機板上擺滿數十顆獨立的晶片，那樣不僅耗電，資料傳輸的延遲也會高得無法接受。因此，半導體產業走向了終極的整合方案：系統單晶片（System on a Chip, SoC）。

一、什麼是 SoC？異質運算的微型宇宙

SoC 顧名思義，就是將一個完整電腦系統所需的關鍵元件，全部微縮並整合到單一矽晶粒（Die）上。一顆現代的旗艦級 SoC 內部，可能同時包含了通用運算的 CPU 叢集、負責圖形渲染的 GPU、處理相機訊號的 ISP、專司 AI 推論的 NPU、以及高階的 DSP 與記憶體控制器。

這種將不同專長的核心「鎔鑄一爐」的設計，被稱為異質整合（Heterogeneous Integration）。它的最大優勢在於元件之間的物理距離被極大化縮短，從而帶來了極高的資料頻寬與極低的功耗。

二、通訊危機的解法：晶片上網路 (NoC)

當這麼多強大的運算核心被塞進同一個晶片時，第一個面臨的挑戰就是「通訊塞車」。

從傳統匯流排到晶片上網路：
早期晶片內部採用傳統的「共享匯流排（Shared Bus）」架構，就像一條只有單線道的馬路，CPU 和 GPU 必須輪流搶奪使用權。隨著核心數量暴增，這條馬路徹底癱瘓。

現代 SoC 為了解決頻寬壅塞，全面導入了「晶片上網路（Network on Chip, NoC）」。這是一種將網際網路封包路由概念搬進晶片內部的微縮技術。NoC 放棄了單一實體線路的獨佔權，轉而使用多個路由器（Routers）與交換節點。當 CPU 要傳送資料給 NPU 時，資料會被打包成微小的「封包（Packets）」，透過網格狀的內部網路找到最快、最不擁擠的路徑抵達目的地。這徹底釋放了 SoC 內部的巨量資料吞吐潛力。

三、記憶體的隱形炸彈：異質快取一致性 (Cache Coherence)

除了頻寬，SoC 設計師還必須解決一個致命的邏輯問題：資料同步。當 CPU 和 NPU 同時在處理同一張照片，且各自擁有自己的 L2/L3 快取（Cache）時，如果 NPU 修改了照片的像素，但 CPU 快取裡的資料還沒更新，CPU 就會讀取到所謂的「髒資料（Dirty Data）」，導致系統崩潰或運算錯誤。

為了解決這個問題，SoC 必須依賴硬體級的異質快取一致性協議（如 ARM 的 AMBA CHI）。這套機制就像晶片內部的「糾察隊」，它透過監聽（Snooping）或目錄追蹤（Directory-based）的方式，確保任何一個核心在修改共享記憶體中的資料時，其他核心的舊備份會立刻被標記為失效（Invalidate）。這種硬體層級的同步機制，讓軟體開發者不用痛苦地手動管理記憶體狀態。

四、未來的物理極限：先進封裝與「暗矽現象」

隨著摩爾定律放緩，要在單一平面的矽晶圓上塞入更多電晶體變得越來越昂貴且困難。因此，SoC 的發展正在從 2D 平面走向 2.5D 與 3D 的先進封裝技術，例如將記憶體與運算核心透過矽穿孔（TSV）垂直堆疊。這類結合 CoWoS（晶圓級封裝）、InFO（整合扇出型封裝）甚至是混合鍵合（Hybrid Bonding）的技術，讓不同製程的「小晶片（Chiplets）」能以極高的密度連接在一起，突破了單一晶片的面積極限（Reticle Limit）。

然而，這帶來了 SoC 領域目前最可怕的夢魘：垂直熱阻與散熱極限。

• 散熱的三明治： 當發熱極高的邏輯運算晶片與對溫度極度敏感的 HBM（高頻寬記憶體）被垂直堆疊或緊密靠攏時，熱量無法像過去 2D 晶片那樣輕易從表面散去。
• 暗矽現象 (Dark Silicon)： 由於散熱能力的物理極限，現代 SoC 雖然擁有了上百億個電晶體，但礙於「功耗牆」，系統無法在同一時間將所有核心（例如 CPU, GPU, NPU）同時全速運轉，否則晶片會瞬間過熱燒毀。這意味著在任何給定的時間點，晶片上都有很大一部分的矽區域必須被迫處於斷電休眠狀態，這就是半導體界著名的「暗矽」難題。

結語

系統單晶片（SoC）透過 NoC 與快取一致性協議，完美揉合了異質運算的強大火力；但也同時面臨著 3D 封裝帶來的散熱與暗矽挑戰。硬體架構的演進，永遠是在這層層的物理限制中尋求突破。在我們下一篇、也是本系列的最後一篇文章中，我們將為您做一個總結，透過全面的選型指南，帶您鳥瞰這幅從時間順序到空間平行的運算藍圖。

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！揭秘 NVIDIA 瘋搶的封裝黑科技

 

最近 AI 浪潮席捲全球，大家一定常聽到 NVIDIA 的晶片產能卡在台積電的「CoWoS」封裝。 但很多人誤以為 CoWoS 只是一種技術，其實你只對了一半！ 為了同時滿足高效能、低成本與巨大尺寸的需求，台積電其實將 CoWoS 演化出了三種截然不同的「變體」：CoWoS-S、CoWoS-R 與 CoWoS-L。

這三種技術到底差在哪？ 為什麼強如黃仁勳也得乖乖排隊？ NVIDIA 最新的怪物晶片 Blackwell 又是用哪一種？ 今天的影片，我們就來把艱澀的半導體知識，變成連小學生都能聽懂的科普故事！

【關於頻道】 我們專注於科普、冷知識與常見誤解的破解，用最口語的方式帶你看懂這個世界。 每週四、週日 下午 5:00 準時更新！

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【半導體科普】破解迷思：為什麼最先進的 CoWoS 封裝，竟然拒絕使用 EUV 光刻機？

 

在 AI 浪潮下，NVIDIA 的 GPU 一卡難求，大家都知道瓶頸卡在台積電的 CoWoS 先進封裝產能。同時，新聞也不斷報導 ASML 的 EUV (極紫外光) 光刻機有多昂貴、多重要。

這導致了一個常見的邏輯誤區：

「既然 CoWoS 是現在最缺、最先進的技術，那它一定也是用最昂貴的 EUV 機器做出來的吧？」

答案可能會讓你大吃一驚：完全不是！ 事實上，CoWoS 製程如果不小心用了 EUV，那才是真正的災難。今天我們就來聊聊，為什麼這項頂尖技術，骨子裡依賴的卻是「成熟」甚至被視為「舊世代」的光刻設備。

1. 先搞懂名詞：什麼是「光刻」？什麼是「曝光」？

在深入 CoWoS 之前，我們先釐清兩個常被混用的詞：

光刻 (Photolithography)： 這是整個「製程」的統稱。它的原理就像是洗照片。我們在晶圓塗上感光材料，用光去照它，然後顯影、蝕刻，最後把電路圖案「刻」在晶圓上。

曝光 (Exposure)： 這是光刻製程中最關鍵的一個動作。也就是「光線打在晶圓上」的那一瞬間。

先進製程（如 3nm）用的是波長極短的 EUV（極紫外光） 進行曝光。

成熟製程或封裝，通常使用波長較長的 DUV（深紫外光） 進行曝光。

簡單來說： 「光刻」是整套工藝，「曝光」是手上的那把雕刻刀。而 CoWoS 選擇了 DUV 這把刀。

2. CoWoS 的任務：它是「蓋橋」，不是「蓋樓」

為什麼 CoWoS 不需要 EUV？這要從它的任務說起。

先進製程 (3nm 晶片)： 台積電在做 NVIDIA H100 的 GPU 核心時，是在方寸之間塞進數百億個電晶體。線路寬度只有幾奈米，這時候非用 EUV 這種「奈米級雷射刀」不可，否則刻不出來。

先進封裝 (CoWoS)： CoWoS 的工作，是把做好的 GPU 和旁邊的 HBM (記憶體) 連接起來。 它需要在一個矽中介層 (Silicon Interposer) 上，畫出連接兩者的電路（RDL）。這些線路的寬度雖然比傳統電路板細很多，但通常是在 微米 (µm) 等級（例如 0.4µm ~ 10µm）。

關鍵差異就在這裡： 對於 3nm 的晶片來說，EUV 是必需品。 但對於微米級的 CoWoS 線路來說，EUV 的精度太高了，簡直是**「殺雞用牛刀」**。

3. 為什麼 CoWoS 偏愛 DUV？（三大理由）

台積電選擇使用 DUV（甚至更舊的 i-line 光刻機）來進行 CoWoS 的曝光製程，主要有三個考量：

A. 成本與效率 (Cost & Efficiency)

一台 EUV 造價超過 1.5 億美元，而且曝光速度相對慢（因為光線在真空中衰減很快）。 CoWoS 的線路比較「粗」，用成熟的 DUV 設備不僅跑得快，成本更是只有 EUV 的一小部分。如果硬用 EUV 做封裝，你的顯卡價格可能要再翻一倍。

B. 景深與對焦 (Depth of Focus)

這是一個物理學問題。EUV 的光學系統非常精密，對焦的深度（景深）很淺。這意味著被曝光的表面必須「超級平整」。 但在做封裝時，晶片堆疊後的表面難免會有一點點高低不平。DUV 的波長較長，對這種「不平整」的容忍度較高，更容易成功把電路圖案曝光在基板上。

C. 尺寸限制 (Reticle Size Limit) —— 最致命的原因

這是目前 AI 晶片最大的挑戰。 EUV 設備原本是為了做小巧精密的晶片設計的，它的單次曝光區域 (Reticle Field) 比較小（約 26mm x 33mm）。 但現在的 AI 晶片（如 NVIDIA Blackwell B200）加上封裝後的尺寸超級巨大，早就超過了 EUV 單次曝光的範圍。

相比之下，DUV 技術在處理**「拼接 (Stitching)」**（把多次曝光的圖案接在一起）方面非常成熟。台積電可以用 DUV 輕鬆做出比單一光罩大 3 倍、甚至 4 倍的超大面積中介層，來承載那些巨無霸 AI 晶片。

4. 結論：新舊技術的完美協奏

所以，當我們在談論 CoWoS 產能擴充時，台積電買的並不是 ASML 最貴的 EUV，而是大量的 DUV 曝光設備以及封裝用的貼合機。

這給了我們一個重要的啟示：半導體產業不只是追求「越細越好」，而是追求「最適化」。

大腦 (GPU)： 需要 EUV 的極致精度。

身體 (CoWoS)： 需要 DUV 的大面積與高效率連接。

下次看到 CoWoS 的新聞，別再以為它跟光刻技術無關，它可是把「阿公級」的光刻機發揮到極致的藝術品呢！

【半導體科普】CoWoS 是什麼？為何 NVIDIA、AMD 都在搶？一次看懂台積電的先進封裝秘密

 

前言：AI 時代的真正瓶頸不是晶片，而是「封裝」

在生成式 AI 爆發的現在，大家都在討論 GPU 的算力有多強，NVIDIA 的股價又漲了多少。但你有沒有發現，新聞常常提到「產能不足」？其實，卡住出貨的瓶頸往往不是核心晶片本身，而是將這些晶片組裝在一起的技術——先進封裝（Advanced Packaging）。

而在這場封裝戰爭中，台積電的 CoWoS (Chip-on-Wafer-on-Substrate) 技術，就是那個讓 NVIDIA、AMD 甚至 Google 都排隊搶著要的「聖杯」。今天，我們就以自動化工程師的視角，深入淺出地拆解 CoWoS 到底是什麼？以及它旗下的 S、R、L 三種製程究竟有何不同。

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一、 CoWoS 到底是什麼？五個字母的秘密

很多專有名詞看名字就能知道結構。CoWoS 也不例外，它的全名是 Chip-on-Wafer-on-Substrate。我們可以把它想像成一個「三層三明治」結構：

1. 頂層 (Chip)： 這是餡料。包含負責運算的邏輯晶片（如 GPU/CPU）以及負責存取資料的高頻寬記憶體（HBM）。

2. 中層 (Wafer / Interposer)： 這是夾層麵包，也是 CoWoS 的核心。我們稱為「中介層」。它負責提供超高密度的線路，讓頂層的 GPU 和 HBM 能夠像鄰居一樣快速溝通。

3. 底層 (Substrate)： 這是底層盤子。通常是 ABF載板，負責將封裝好的晶片連接到外部的電路板（PCB）上。

為什麼需要 CoWoS？ 因為「摩爾定律」變慢了。要把晶片做得更小越來越難，成本也越來越高。於是工程師想出了一個辦法：「既然做不小，那我們就把它們『疊』起來，並且『拼』在一起。」 CoWoS 讓處理器和記憶體靠得非常近，大幅解決了傳輸速度（頻寬）的問題，這正是 AI 模型訓練最需要的。

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二、 CoWoS 的三種型態：S、R、L 大解密

台積電的 CoWoS 並非只有一種，根據**「中介層（中間那層麵包）」的材質不同**，分為三種主要製程。這也是近期 NVIDIA 晶片世代交替的關鍵所在。

1. CoWoS-S (Silicon Interposer / 矽中介層)

• 特點： 這是最經典、技術最成熟的版本。中間層使用一片完整的「矽晶圓」來製作。

• 優勢： 矽的蝕刻技術非常成熟，線路可以做得極度細密，傳輸效能最好，散熱導熱性也佳。

• 限制： 貴！而且受限於光罩尺寸（Reticle Limit）。簡單說，因為是用矽晶圓做的，它沒辦法做得太大，大概只能塞進一顆 GPU 加上 6 顆 HBM。

• 代表產品： NVIDIA H100、AMD MI300。

2. CoWoS-R (RDL Interposer / 重佈線層)

• 特點： 拿掉昂貴的矽中介層，改用有機材料的 RDL（重佈線層）來連接。

• 優勢： 成本較低，且因為是有機材料，比較有彈性，不容易因為熱脹冷縮而破裂（可靠度高）。

• 定位： 適合對成本敏感，但仍需要先進封裝的網通或邊緣運算產品。

3. CoWoS-L (Local Silicon Interconnect / 局部矽互連)

• 特點： 它是 S 和 R 的混血兒，也是未來的主流。主體是有機載板（便宜、可做大），但在晶片與晶片需要高速溝通的「關鍵路口」，埋入小塊的矽橋（LSI）。

• 優勢： 結合了有機載板「可做超大尺寸」的優點，與矽橋「高密度傳輸」的特性。這突破了 CoWoS-S 的光罩尺寸限制，可以把封裝面積做得比手掌還大！

• 代表產品： NVIDIA Blackwell B200、GB200。

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三、 從 H100 到 B200：為何 NVIDIA 轉向 CoWoS-L？

這是一個非常精彩的技術轉折。

在 H100 時代，NVIDIA 追求極致的穩定與成熟，選擇了 CoWoS-S。這也是為什麼 H100 的效能這麼強，但產能卻一直受限於台積電矽中介層產能的原因之一。

到了 Blackwell (B200) 時代，單一顆晶片已經不夠快了。NVIDIA 決定把兩顆大晶片「拼」在一起，變成一顆超級晶片。 這時候，傳統的 CoWoS-S 就遇到瓶頸了——它塞不下這麼大的面積！

於是，NVIDIA 轉向擁抱 CoWoS-L。透過 CoWoS-L 技術，台積電成功將兩顆運算晶片和 8 顆 HBM3e 記憶體封裝在同一個基板上，實現了 10 TB/s 的驚人傳輸速度。雖然 CoWoS-L 的製程複雜度更高、良率挑戰更大，但這是通往下一代 AI 算力的唯一道路。

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結語：封裝工程師的黃金時代

看完這篇，你應該對 CoWoS 有了更深一層的認識。未來的晶片戰爭，不再只是比誰的奈米製程更先進（那是前段製程的事），更要比誰能把這些晶片封裝得更巧妙、更緊密（這是後段封裝的事）。

下一代，我們即將迎來 3nm 製程 與 HBM4 的結合，屆時 CoWoS-L 將會進化得更巨大、更複雜。作為一名自動化工程師，看著這些物理極限被一步步突破，實在是令人熱血沸騰！