台積電 SoIC-X vs SoIC-P 比較：混合鍵合 3D IC 原理，從 9µm 縮到 4.5µm 間距為何關鍵

重點先講：我 2 月那支 「TSMC 晶片堆疊大戰」昨晚突然又多了上百次觀看，剛好台積電今年技術論壇把 SoIC 路線圖更新了，這篇把重點補上：SoIC-X 走無凸塊混合鍵合，拚密度和能效；SoIC-P 走微凸塊，拚成本。兩條路怎麼選，關鍵就在「接點間距」。

發生了什麼

• 路線圖更新：台積電表示，9µm 間距的 N7 對 N7 SoIC 2023 年量產，6µm 版本 2025 年量產；N2 對 N2（6µm）預計 2028 年、A14 對 A14（4.5µm）2029 年量產。
• A14 SoIC：官方新聞稿說，A14 對 A14 的晶粒間 I/O 密度比 N2 對 N2 高 1.8 倍。
• 產能：供應鏈報導 2026 年 SoIC 月產能約 1 萬到 1.5 萬片，主力在竹南 AP6；法人估每 1 萬片產能投資約 68 到 70 億美元，遠高於 CoWoS。
• 但也有轉向：DIGITIMES 1 月報導，嘉義 AP7 原本規劃給 SoIC 的 P2、P3 廠改做 CoWoS，因為眼前 CoWoS 缺口更大。

一句話分辨：SoIC-X 是「兩片晶片直接銅貼銅」，中間沒有焊錫球；SoIC-P 是「中間還有一排小焊錫凸塊」。前者像把兩層樓蓋成同一棟，後者像兩棟樓之間搭很多小天橋。

工程重點 1：SoIC-X 和 SoIC-P 到底差在哪

SoIC-X 是無凸塊（bumpless）堆疊：晶片表面做出平整的銅墊和介電層，對準後直接鍵合，銅和銅經過退火擴散接在一起，訊號再經過很細的 TSV 往下走。可以做晶片對晶圓，也有晶圓對晶圓版本（適合兩邊晶片一樣大、良率高的製程）。SoIC-P 則保留微凸塊，2023 年台積電介紹時是 18 到 25µm 間距，鎖定手機、IoT、客戶端這類成本敏感的產品；後續路線圖從 25µm 面對背，走向 16µm 面對面。簡單說：X 拚性能、P 拚價格。

工程重點 2：為什麼間距縮一點就差很多

接點是排成格子的，所以每平方毫米的接點數大約跟間距平方成反比。用最理想的方格去算（示意，不是實際可用 I/O 數）：25µm 約 1,600 個/mm²、16µm 約 3,900、9µm 約 12,300、6µm 約 27,800、4.5µm 約 49,400。從微凸塊 25µm 到混合鍵合 6µm，理論密度差約 17 倍。接點多，就能用「很多條慢而短的線」取代「少數幾條快而長的線」，每傳 1 bit 的能量也跟著下降。AMD 在 MI300 的封裝論文就寫，混合鍵合比微凸塊互連密度高 15 倍以上、互連能效高 3 倍以上。Broadcom 也舉過實際數字：面對背約 1,500 訊號/mm²，面對面約 14,000 訊號/mm²。

工程重點 3：良率、散熱和 KGD，才是真正的門檻

混合鍵合沒有焊錫可以「吃掉」誤差，所以表面要極平、極乾淨，一顆微粒就可能造成一片空洞；對準精度也要跟著間距一起縮。第二是良率相乘：兩顆晶粒疊在一起，只要其中一顆壞，整組就報廢，所以晶片對晶圓的做法會先挑出測試合格的晶粒（KGD）再疊。但細間距接點本身很難用探針測，測試策略要事先設計。第三是散熱：上層晶片的熱要穿過下層才能散掉，邏輯疊邏輯時熱點會互相加熱，這也是 AMD 早期 3D V-Cache 要把快取放在 CCD 上方並限制頻率的原因之一。這些都會反映在成本上，所以法人估 SoIC 每萬片的資本支出遠高於 CoWoS。

工程重點 4：SoIC 加 CoWoS／InFO，才是完整的 3D IC

SoIC 本身只解決「垂直疊」。疊好的晶片在外面看起來就像一顆普通 SoC，再放進 CoWoS（2.5D 中介層，旁邊擺 HBM）或 InFO（手機常用的扇出封裝），就成了 3D IC。AMD MI300 就是例子：運算晶粒用 SoIC 疊在 I/O 晶粒上，再放到 CoWoS 中介層旁接 HBM，AMD 自己叫它 3.5D。往後看，供應鏈報導 NVIDIA 2028 年的 Feynman 世代會大幅提高 SoIC 用量，TrendForce 引述報導說 Apple M5 Pro／Max 也開始採用台積電 SoIC 相關封裝。至於 HBM 本身的堆疊，我們 10/21 已經寫過，這裡不重複。

還缺什麼／待核

• 每平方毫米接點數是用理想方格算的示意值，實際可用的訊號數會因電源、接地和冗餘接點而少很多。
• 2024 年論壇的舊路線圖曾寫 2027 年 3µm，今年官方說法是 2029 年 4.5µm（A14 對 A14），兩者口徑不同，本文以 2026 年官方資料為準。
• 2026 年產能、每萬片投資金額、NVIDIA 與 Apple 採用情形，都是供應鏈或媒體報導，台積電沒有正式公布。

影片連結

主影片：TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

▶ 看完整影片（@vkinng）

延伸觀看：你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！（CoWoS-S／R／L）、銅線撐不住了！硬核拆解「矽光子」與 CPO 終極封裝（台積電 COUPE 光引擎也是用 SoIC 疊的）。

你覺得下一代 AI 晶片會全面走 SoIC-X 混合鍵合，還是成本壓力會讓 SoIC-P 和 CoWoS 撐更久？留言聊聊。

資料來源：台積電 2026 北美技術論壇新聞稿；經濟日報：台積電 SoIC 接合間距路線圖；台積電 TSMC-SoIC 技術頁；SemiWiki：2023 技術論壇（SoIC-P 18–25µm）；AMD：MI300 3.5D Packaging（IMAPS）；eeNews Europe：SoIC 路線圖與 Broadcom 訊號密度；TrendForce：Rubin Ultra／Feynman 與 SoIC 產能（2026/03/18）；DIGITIMES：AP7 SoIC 改 CoWoS（2026/01/29）。接點密度為示意計算。
發佈於 vkinngworld｜影片頻道：@vkinng

HBM4 16層堆疊原理｜775微米塞進16顆DRAM，為何鍵合與散熱才是真瓶頸

重點先講：我們在「記憶體為什麼一直漲」那支影片講過：HBM 搶走了大量 DRAM 晶圓產能。到了 HBM4 這一代，問題又往下走了一層。頻寬規格已經翻倍，真正卡住出貨的是堆疊高度、鍵合良率和散熱。10 月這兩週的消息剛好把這件事攤開來：NVIDIA Rubin 主力可能只用 12 層，16 層要等良率和封裝產能跟上。下面拆四件事。文中的換算是我自己的算術示意，不是廠商數據。

發生了什麼

• 10/9 Korea Herald（引 Counterpoint）：Vera Rubin 多數產品預計用 12 層 36GB HBM4，不是先前傳的 8 層。SK 海力士 1 月 CES 發表 16 層 48GB，第二季開始向大客戶量供 HBM4；三星 2 月起出貨 HBM4（12 層最高 36GB）。供應鏈追蹤機構稱 SK 海力士已量出 16 層給 Rubin，但公司未證實。
• 10/12 TrendForce（引 Chosun Biz、ETNews）：現在 AI 封裝的中介層（interposer）面積已約是 EUV 單次曝光上限 858 mm² 的 5.5 倍，未來可能到 9 倍、12 倍甚至 40 倍。三星為 HBM4E 準備混合銅鍵合（HCB）與 HPB 散熱路徑；SK 海力士的 iHBM 宣稱熱阻降約 30%。
• 10/16 vlsi.kr 分析：截至 10 月，HBM4 量產仍用傳統凸塊：三星 TC-NCF、SK 海力士 MR-MUF；混合鍵合最快 2027 年在部分 HBM4E 導入。
• 10/15 SEMICON West（The Elec 10/19 報導）：韓國設備商 Shindo 提出把 GPU 疊在 HBM 正上方、中間夾約 200 微米玻璃陶瓷中介層、上下兩面都水冷的 3D 架構，已送樣給部分廠商。

HBM 是什麼結構？一顆 HBM 是把多片 DRAM 晶粒直立疊在一顆邏輯基底晶粒（base die）上，層與層之間用TSV 矽穿孔貫通訊號與電源，再用微凸塊或混合鍵合黏起來。整疊 HBM 和 GPU 並排放在中介層上（台積電 CoWoS 就是這種 2.5D 封裝），最上面壓一塊散熱冷板。

工程重點 1：頻寬翻倍，代價是線變兩倍多

JEDEC 的 HBM4 標準（JESD270-4）把介面從 1024 位元加寬到 2048 位元，每腳最高 8 Gb/s，算起來 2048 × 8 Gb/s ≈ 2 TB/s；通道數從 16 增加到 32。廠商實際做得更快：三星用 4 奈米邏輯基底晶粒，宣稱單顆 3.3 TB/s，換算約每腳 12.9 Gb/s（作者換算）。容量也直接是乘法：24 Gb 晶粒疊 12 層是 36GB、疊 16 層是 48GB；標準上限是 32 Gb 疊 16 層的 64GB。腳位加倍代表每一層要對準、導通的接點也大幅增加，這正是鍵合良率吃緊的起點。

工程重點 2：775 微米裡塞 16 片 DRAM

JEDEC 把 HBM4 的封裝高度放寬到 775 微米（HBM3E 是 720 微米），目的是讓冷板能同時平貼 GPU 和 HBM。高度固定，層數變多，每片只能更薄：vlsi.kr 整理的數字是 12 層每片約 50 微米、16 層約 30 微米。算一下：12 × 50 = 600 微米，16 × 30 = 480 微米，16 層的矽總厚度反而比較薄，因為多出來的 4 層鍵合介面也要吃掉高度預算（作者換算）。晶粒薄到 30 微米，加熱冷卻時翹曲（warpage）更難控制，任何一層接點失效，整疊就報廢。這也解釋了為什麼 Rubin 主力先用 12 層：不是 16 層做不出來，是良率和成本還沒到位。業界報導 JEDEC 也在討論把下一階段高度放寬到 825–900 微米（提案階段，待核），等於再替傳統凸塊延壽一代。

工程重點 3：熱要穿過 16 道「保溫層」

HBM 的熱源不只在 DRAM。TrendForce 引述三星說法，基底晶粒裡負責和 GPU 高速傳輸的 D2D PHY 是主要熱點之一。熱要往上走，得穿過每一層矽和每一層鍵合介面。矽導熱很好（約 150 W/m·K），但凸塊之間填的高分子底填料或 NCF 膠膜大約不到 1 W/m·K（教科書量級），所以每一道鍵合層都像一層薄保溫棉，層數越多熱阻越大。解法有兩條：一是把介面拿掉，混合鍵合讓銅墊直接對銅墊，沒有凸塊間隙，三星宣稱 HCB 熱阻比傳統熱壓鍵合低 20% 以上（自家比較）；二是幫熱點開專用通道，三星 HPB 和 SK 海力士 iHBM 都是在 D2D PHY 周圍做高導熱、電性絕緣的散熱路徑，SK 海力士估熱阻降約 30%。

工程重點 4：瓶頸往封裝層級移動

單顆 HBM 解決了，整個封裝還有更大的問題。中介層已經約是 858 mm² 光罩上限的 5.5 倍，換算約 4,700 mm²（作者換算）；台積電 CoWoS-S 的中介層上限約 3.3 倍光罩（約 2,700 mm²），更大的要改用 CoWoS-L／R。面積越大，翹曲、良率和產能壓力越大，Korea Herald 引述的業界說法也是：記憶體做得出來，還得看台積電封裝產能跟不跟得上。Shindo 的垂直方案想從另一個方向解：GPU 和 HBM 上下疊，走線最短，但兩顆熱源疊在一起，所以必須上下兩面同時水冷；它用可調熱膨脹係數的玻璃陶瓷來壓翹曲。這目前只是概念加送樣，Shindo 過去沒有半導體基板經驗。我的推論是：2026–2027 年的勝負，看誰能用現有鍵合把 12／16 層的良率做上去；混合鍵合和 3D 垂直堆疊是 HBM4E／HBM5 之後的事。

還缺什麼／待核

• SK 海力士 16 層 HBM4 是否已量產出貨給 Rubin，公司未證實。
• 三星 HCB「熱阻低 20% 以上」、SK 海力士 iHBM「約 30%」都是廠商說法，量測條件未公開，無法直接比較。
• JEDEC 放寬到 825–900 微米目前只見於產業分析，尚無正式標準文件。
• Shindo 3D 架構沒有公開熱模擬或良率數據。
• 文中每腳速率、總厚度、中介層面積與材料導熱係數為作者換算或教科書量級，不是廠商數據。

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今天想問你：你覺得 HBM 的下一個突破會先來自混合鍵合、更好的散熱材料，還是乾脆把 GPU 和記憶體垂直疊起來？留言說說你的理由。

資料來源：Korea Herald：SK hynix、Samsung 推 16 層 HBM4（2026-10-09）；TrendForce：AI 中介層變大與 HBM4E 散熱（2026-10-12）；vlsi.kr：HBM4 鍵合之戰（2026-10-16）；The Elec：Shindo 3D GPU-HBM 堆疊架構（2026-10-19）；JEDEC JESD270-4 HBM4 標準新聞稿；TrendForce：JEDEC HBM4 775 微米高度；台積電 CoWoS 技術頁。每腳速率、厚度、面積與導熱係數為作者算術或教科書量級示意，非廠商數據。
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