HBM4 16層堆疊原理｜775微米塞進16顆DRAM，為何鍵合與散熱才是真瓶頸

重點先講：我們在「記憶體為什麼一直漲」那支影片講過：HBM 搶走了大量 DRAM 晶圓產能。到了 HBM4 這一代，問題又往下走了一層。頻寬規格已經翻倍，真正卡住出貨的是堆疊高度、鍵合良率和散熱。10 月這兩週的消息剛好把這件事攤開來：NVIDIA Rubin 主力可能只用 12 層，16 層要等良率和封裝產能跟上。下面拆四件事。文中的換算是我自己的算術示意，不是廠商數據。

發生了什麼

• 10/9 Korea Herald（引 Counterpoint）：Vera Rubin 多數產品預計用 12 層 36GB HBM4，不是先前傳的 8 層。SK 海力士 1 月 CES 發表 16 層 48GB，第二季開始向大客戶量供 HBM4；三星 2 月起出貨 HBM4（12 層最高 36GB）。供應鏈追蹤機構稱 SK 海力士已量出 16 層給 Rubin，但公司未證實。
• 10/12 TrendForce（引 Chosun Biz、ETNews）：現在 AI 封裝的中介層（interposer）面積已約是 EUV 單次曝光上限 858 mm² 的 5.5 倍，未來可能到 9 倍、12 倍甚至 40 倍。三星為 HBM4E 準備混合銅鍵合（HCB）與 HPB 散熱路徑；SK 海力士的 iHBM 宣稱熱阻降約 30%。
• 10/16 vlsi.kr 分析：截至 10 月，HBM4 量產仍用傳統凸塊：三星 TC-NCF、SK 海力士 MR-MUF；混合鍵合最快 2027 年在部分 HBM4E 導入。
• 10/15 SEMICON West（The Elec 10/19 報導）：韓國設備商 Shindo 提出把 GPU 疊在 HBM 正上方、中間夾約 200 微米玻璃陶瓷中介層、上下兩面都水冷的 3D 架構，已送樣給部分廠商。

HBM 是什麼結構？一顆 HBM 是把多片 DRAM 晶粒直立疊在一顆邏輯基底晶粒（base die）上，層與層之間用TSV 矽穿孔貫通訊號與電源，再用微凸塊或混合鍵合黏起來。整疊 HBM 和 GPU 並排放在中介層上（台積電 CoWoS 就是這種 2.5D 封裝），最上面壓一塊散熱冷板。

工程重點 1：頻寬翻倍，代價是線變兩倍多

JEDEC 的 HBM4 標準（JESD270-4）把介面從 1024 位元加寬到 2048 位元，每腳最高 8 Gb/s，算起來 2048 × 8 Gb/s ≈ 2 TB/s；通道數從 16 增加到 32。廠商實際做得更快：三星用 4 奈米邏輯基底晶粒，宣稱單顆 3.3 TB/s，換算約每腳 12.9 Gb/s（作者換算）。容量也直接是乘法：24 Gb 晶粒疊 12 層是 36GB、疊 16 層是 48GB；標準上限是 32 Gb 疊 16 層的 64GB。腳位加倍代表每一層要對準、導通的接點也大幅增加，這正是鍵合良率吃緊的起點。

工程重點 2：775 微米裡塞 16 片 DRAM

JEDEC 把 HBM4 的封裝高度放寬到 775 微米（HBM3E 是 720 微米），目的是讓冷板能同時平貼 GPU 和 HBM。高度固定，層數變多，每片只能更薄：vlsi.kr 整理的數字是 12 層每片約 50 微米、16 層約 30 微米。算一下：12 × 50 = 600 微米，16 × 30 = 480 微米，16 層的矽總厚度反而比較薄，因為多出來的 4 層鍵合介面也要吃掉高度預算（作者換算）。晶粒薄到 30 微米，加熱冷卻時翹曲（warpage）更難控制，任何一層接點失效，整疊就報廢。這也解釋了為什麼 Rubin 主力先用 12 層：不是 16 層做不出來，是良率和成本還沒到位。業界報導 JEDEC 也在討論把下一階段高度放寬到 825–900 微米（提案階段，待核），等於再替傳統凸塊延壽一代。

工程重點 3：熱要穿過 16 道「保溫層」

HBM 的熱源不只在 DRAM。TrendForce 引述三星說法，基底晶粒裡負責和 GPU 高速傳輸的 D2D PHY 是主要熱點之一。熱要往上走，得穿過每一層矽和每一層鍵合介面。矽導熱很好（約 150 W/m·K），但凸塊之間填的高分子底填料或 NCF 膠膜大約不到 1 W/m·K（教科書量級），所以每一道鍵合層都像一層薄保溫棉，層數越多熱阻越大。解法有兩條：一是把介面拿掉，混合鍵合讓銅墊直接對銅墊，沒有凸塊間隙，三星宣稱 HCB 熱阻比傳統熱壓鍵合低 20% 以上（自家比較）；二是幫熱點開專用通道，三星 HPB 和 SK 海力士 iHBM 都是在 D2D PHY 周圍做高導熱、電性絕緣的散熱路徑，SK 海力士估熱阻降約 30%。

工程重點 4：瓶頸往封裝層級移動

單顆 HBM 解決了，整個封裝還有更大的問題。中介層已經約是 858 mm² 光罩上限的 5.5 倍，換算約 4,700 mm²（作者換算）；台積電 CoWoS-S 的中介層上限約 3.3 倍光罩（約 2,700 mm²），更大的要改用 CoWoS-L／R。面積越大，翹曲、良率和產能壓力越大，Korea Herald 引述的業界說法也是：記憶體做得出來，還得看台積電封裝產能跟不跟得上。Shindo 的垂直方案想從另一個方向解：GPU 和 HBM 上下疊，走線最短，但兩顆熱源疊在一起，所以必須上下兩面同時水冷；它用可調熱膨脹係數的玻璃陶瓷來壓翹曲。這目前只是概念加送樣，Shindo 過去沒有半導體基板經驗。我的推論是：2026–2027 年的勝負，看誰能用現有鍵合把 12／16 層的良率做上去；混合鍵合和 3D 垂直堆疊是 HBM4E／HBM5 之後的事。

還缺什麼／待核

• SK 海力士 16 層 HBM4 是否已量產出貨給 Rubin，公司未證實。
• 三星 HCB「熱阻低 20% 以上」、SK 海力士 iHBM「約 30%」都是廠商說法，量測條件未公開，無法直接比較。
• JEDEC 放寬到 825–900 微米目前只見於產業分析，尚無正式標準文件。
• Shindo 3D 架構沒有公開熱模擬或良率數據。
• 文中每腳速率、總厚度、中介層面積與材料導熱係數為作者換算或教科書量級，不是廠商數據。

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今天想問你：你覺得 HBM 的下一個突破會先來自混合鍵合、更好的散熱材料，還是乾脆把 GPU 和記憶體垂直疊起來？留言說說你的理由。

資料來源：Korea Herald：SK hynix、Samsung 推 16 層 HBM4（2026-10-09）；TrendForce：AI 中介層變大與 HBM4E 散熱（2026-10-12）；vlsi.kr：HBM4 鍵合之戰（2026-10-16）；The Elec：Shindo 3D GPU-HBM 堆疊架構（2026-10-19）；JEDEC JESD270-4 HBM4 標準新聞稿；TrendForce：JEDEC HBM4 775 微米高度；台積電 CoWoS 技術頁。每腳速率、厚度、面積與導熱係數為作者算術或教科書量級示意，非廠商數據。
本文發佈於 vkinngworld｜YouTube @vkinng

運算架構大解密 (七)：系統單晶片 (SoC) 與未來挑戰 — 異質整合的終極版圖

（本篇為系列文章第七篇。如果您還沒看過前一篇關於雲端 AI 巨獸的文章，建議先閱讀：運算架構大解密 (六)：張量處理單元 (TPU) — 雲端巨量資料的脈動陣列巨獸）

從精準控制的 MCU、乘載系統的 MPU、處理連續訊號的 DSP，到突破空間運算的 FPGA，以及專注矩陣加速的 NPU 與 TPU，我們已經看遍了運算世界的各式核心。然而，在真實世界中，現代旗艦級的電子設備（如智慧型手機或自動駕駛大腦）往往需要同時具備上述所有的能力。我們不可能在主機板上擺滿數十顆獨立的晶片，那樣不僅耗電，資料傳輸的延遲也會高得無法接受。因此，半導體產業走向了終極的整合方案：系統單晶片（System on a Chip, SoC）。

一、什麼是 SoC？異質運算的微型宇宙

SoC 顧名思義，就是將一個完整電腦系統所需的關鍵元件，全部微縮並整合到單一矽晶粒（Die）上。一顆現代的旗艦級 SoC 內部，可能同時包含了通用運算的 CPU 叢集、負責圖形渲染的 GPU、處理相機訊號的 ISP、專司 AI 推論的 NPU、以及高階的 DSP 與記憶體控制器。

這種將不同專長的核心「鎔鑄一爐」的設計，被稱為異質整合（Heterogeneous Integration）。它的最大優勢在於元件之間的物理距離被極大化縮短，從而帶來了極高的資料頻寬與極低的功耗。

二、通訊危機的解法：晶片上網路 (NoC)

當這麼多強大的運算核心被塞進同一個晶片時，第一個面臨的挑戰就是「通訊塞車」。

從傳統匯流排到晶片上網路：
早期晶片內部採用傳統的「共享匯流排（Shared Bus）」架構，就像一條只有單線道的馬路，CPU 和 GPU 必須輪流搶奪使用權。隨著核心數量暴增，這條馬路徹底癱瘓。

現代 SoC 為了解決頻寬壅塞，全面導入了「晶片上網路（Network on Chip, NoC）」。這是一種將網際網路封包路由概念搬進晶片內部的微縮技術。NoC 放棄了單一實體線路的獨佔權，轉而使用多個路由器（Routers）與交換節點。當 CPU 要傳送資料給 NPU 時，資料會被打包成微小的「封包（Packets）」，透過網格狀的內部網路找到最快、最不擁擠的路徑抵達目的地。這徹底釋放了 SoC 內部的巨量資料吞吐潛力。

三、記憶體的隱形炸彈：異質快取一致性 (Cache Coherence)

除了頻寬，SoC 設計師還必須解決一個致命的邏輯問題：資料同步。當 CPU 和 NPU 同時在處理同一張照片，且各自擁有自己的 L2/L3 快取（Cache）時，如果 NPU 修改了照片的像素，但 CPU 快取裡的資料還沒更新，CPU 就會讀取到所謂的「髒資料（Dirty Data）」，導致系統崩潰或運算錯誤。

為了解決這個問題，SoC 必須依賴硬體級的異質快取一致性協議（如 ARM 的 AMBA CHI）。這套機制就像晶片內部的「糾察隊」，它透過監聽（Snooping）或目錄追蹤（Directory-based）的方式，確保任何一個核心在修改共享記憶體中的資料時，其他核心的舊備份會立刻被標記為失效（Invalidate）。這種硬體層級的同步機制，讓軟體開發者不用痛苦地手動管理記憶體狀態。

四、未來的物理極限：先進封裝與「暗矽現象」

隨著摩爾定律放緩，要在單一平面的矽晶圓上塞入更多電晶體變得越來越昂貴且困難。因此，SoC 的發展正在從 2D 平面走向 2.5D 與 3D 的先進封裝技術，例如將記憶體與運算核心透過矽穿孔（TSV）垂直堆疊。這類結合 CoWoS（晶圓級封裝）、InFO（整合扇出型封裝）甚至是混合鍵合（Hybrid Bonding）的技術，讓不同製程的「小晶片（Chiplets）」能以極高的密度連接在一起，突破了單一晶片的面積極限（Reticle Limit）。

然而，這帶來了 SoC 領域目前最可怕的夢魘：垂直熱阻與散熱極限。

• 散熱的三明治： 當發熱極高的邏輯運算晶片與對溫度極度敏感的 HBM（高頻寬記憶體）被垂直堆疊或緊密靠攏時，熱量無法像過去 2D 晶片那樣輕易從表面散去。
• 暗矽現象 (Dark Silicon)： 由於散熱能力的物理極限，現代 SoC 雖然擁有了上百億個電晶體，但礙於「功耗牆」，系統無法在同一時間將所有核心（例如 CPU, GPU, NPU）同時全速運轉，否則晶片會瞬間過熱燒毀。這意味著在任何給定的時間點，晶片上都有很大一部分的矽區域必須被迫處於斷電休眠狀態，這就是半導體界著名的「暗矽」難題。

結語

系統單晶片（SoC）透過 NoC 與快取一致性協議，完美揉合了異質運算的強大火力；但也同時面臨著 3D 封裝帶來的散熱與暗矽挑戰。硬體架構的演進，永遠是在這層層的物理限制中尋求突破。在我們下一篇、也是本系列的最後一篇文章中，我們將為您做一個總結，透過全面的選型指南，帶您鳥瞰這幅從時間順序到空間平行的運算藍圖。

【深度解析】輝達、台達電、台積電的三角戰略：為何 800V 是台達的 CoWoS 時刻？

最近大家都在討論 NVIDIA 的 800V 機櫃，但身為工程師，我們要看的是背後的「規格主導權」。很多人問：為什麼這波電力架構又是台達電領跑？

🔌 觀念校正：800V 不是拿來直接餵給 GPU 的

先建立一個專業共識：雖然機櫃打著 800V 的名號，但這高壓要是直接灌進晶片，保證你會看到價值百萬台幣、轉瞬即逝的「數位煙火」。😂

邏輯跟你家裡的 PC 一樣：家用插座 110V AC 需要轉成 12V DC 給 CPU；而 AI 機櫃則是將進入機櫃門口的 800VDC，透過內部的 電源供應器（PSU） 進行精密降壓與整流，最後才餵給 GPU 使用。800V 只是這條電力高速公路的「載體電壓」。

🧱 一條龍的霸權：從台電電網到 AI 機櫃

這整套 800V 系統之所以強大，是因為台達電實現了從源頭到末端的完全控制。讓我們一步步拆解這 800V 到底是怎麼來的，你就會發現恐怖之處：

1. 源頭（Grid）： 電力公司（台電）提供的高壓交流電進入數據中心。

2. 核心轉換（SST）： 透過台達電的 SST（固態變壓器），直接將高壓電轉成 800VDC（直流電）。

3. 定義權在誰手上？

• 因為 SST 是台達做的，SST 的輸出能力直接決定了「電流上限」。

• 既然電流上限我訂的，那後面傳輸 800VDC 的匯流排（Busbar）銅排要多粗？ 當然是台達電說了算。

• 再往下走，線拉到了機櫃門口，機櫃的 800VDC Input 接頭要用什麼定義、長什麼樣子？ 因為前後端都是自己人，當然也是台達電直接定義！

這就是「一條龍」的威力：從高壓轉 800V 的 SST，到中間的傳輸路徑，再到機櫃端的接頭，全部都是台達自家的產品。自己人溝通規格最快、效率最高，其他人想插手？連門都沒有。

🛡 技術護城河：台達電 vs. 台積電

這種策略其實跟台積電（TSMC）的發展路徑極其相似：

• 台積電的 CoWoS 封裝： 如果台積電只做晶片代工，對手仍有追趕空間。但當它祭出 CoWoS-L 封裝，將先進製程與複雜的封裝技術「捆綁」時，對手就難以競爭。因為客戶買的不只是晶片，是整套效能優化過的系統方案。

• 台達電的系統鎖定： 如果台達只做 SST 或 PSU 這種單一元件，也難以獨大。但當它將 「SST 源頭 + 800V 傳輸定義 + 機櫃接頭 + PSU」 整合成一套標準時，就如同台積電的先進封裝一樣，築起了極高的競爭門檻。

結論： 在 AI 時代，單打獨鬥的零件商已經失去優勢，唯有從源頭就定義規格、掌握系統整合能力的贏家，才能在算力浪潮中站穩腳步。

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你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！揭秘 NVIDIA 瘋搶的封裝黑科技

 

最近 AI 浪潮席捲全球，大家一定常聽到 NVIDIA 的晶片產能卡在台積電的「CoWoS」封裝。 但很多人誤以為 CoWoS 只是一種技術，其實你只對了一半！ 為了同時滿足高效能、低成本與巨大尺寸的需求，台積電其實將 CoWoS 演化出了三種截然不同的「變體」：CoWoS-S、CoWoS-R 與 CoWoS-L。

這三種技術到底差在哪？ 為什麼強如黃仁勳也得乖乖排隊？ NVIDIA 最新的怪物晶片 Blackwell 又是用哪一種？ 今天的影片，我們就來把艱澀的半導體知識，變成連小學生都能聽懂的科普故事！

【關於頻道】 我們專注於科普、冷知識與常見誤解的破解，用最口語的方式帶你看懂這個世界。 每週四、週日 下午 5:00 準時更新！

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【半導體科普】破解迷思：為什麼最先進的 CoWoS 封裝，竟然拒絕使用 EUV 光刻機？

 

在 AI 浪潮下，NVIDIA 的 GPU 一卡難求，大家都知道瓶頸卡在台積電的 CoWoS 先進封裝產能。同時，新聞也不斷報導 ASML 的 EUV (極紫外光) 光刻機有多昂貴、多重要。

這導致了一個常見的邏輯誤區：

「既然 CoWoS 是現在最缺、最先進的技術，那它一定也是用最昂貴的 EUV 機器做出來的吧？」

答案可能會讓你大吃一驚：完全不是！ 事實上，CoWoS 製程如果不小心用了 EUV，那才是真正的災難。今天我們就來聊聊，為什麼這項頂尖技術，骨子裡依賴的卻是「成熟」甚至被視為「舊世代」的光刻設備。

1. 先搞懂名詞：什麼是「光刻」？什麼是「曝光」？

在深入 CoWoS 之前，我們先釐清兩個常被混用的詞：

光刻 (Photolithography)： 這是整個「製程」的統稱。它的原理就像是洗照片。我們在晶圓塗上感光材料，用光去照它，然後顯影、蝕刻，最後把電路圖案「刻」在晶圓上。

曝光 (Exposure)： 這是光刻製程中最關鍵的一個動作。也就是「光線打在晶圓上」的那一瞬間。

先進製程（如 3nm）用的是波長極短的 EUV（極紫外光） 進行曝光。

成熟製程或封裝，通常使用波長較長的 DUV（深紫外光） 進行曝光。

簡單來說： 「光刻」是整套工藝，「曝光」是手上的那把雕刻刀。而 CoWoS 選擇了 DUV 這把刀。

2. CoWoS 的任務：它是「蓋橋」，不是「蓋樓」

為什麼 CoWoS 不需要 EUV？這要從它的任務說起。

先進製程 (3nm 晶片)： 台積電在做 NVIDIA H100 的 GPU 核心時，是在方寸之間塞進數百億個電晶體。線路寬度只有幾奈米，這時候非用 EUV 這種「奈米級雷射刀」不可，否則刻不出來。

先進封裝 (CoWoS)： CoWoS 的工作，是把做好的 GPU 和旁邊的 HBM (記憶體) 連接起來。 它需要在一個矽中介層 (Silicon Interposer) 上，畫出連接兩者的電路（RDL）。這些線路的寬度雖然比傳統電路板細很多，但通常是在 微米 (µm) 等級（例如 0.4µm ~ 10µm）。

關鍵差異就在這裡： 對於 3nm 的晶片來說，EUV 是必需品。 但對於微米級的 CoWoS 線路來說，EUV 的精度太高了，簡直是**「殺雞用牛刀」**。

3. 為什麼 CoWoS 偏愛 DUV？（三大理由）

台積電選擇使用 DUV（甚至更舊的 i-line 光刻機）來進行 CoWoS 的曝光製程，主要有三個考量：

A. 成本與效率 (Cost & Efficiency)

一台 EUV 造價超過 1.5 億美元，而且曝光速度相對慢（因為光線在真空中衰減很快）。 CoWoS 的線路比較「粗」，用成熟的 DUV 設備不僅跑得快，成本更是只有 EUV 的一小部分。如果硬用 EUV 做封裝，你的顯卡價格可能要再翻一倍。

B. 景深與對焦 (Depth of Focus)

這是一個物理學問題。EUV 的光學系統非常精密，對焦的深度（景深）很淺。這意味著被曝光的表面必須「超級平整」。 但在做封裝時，晶片堆疊後的表面難免會有一點點高低不平。DUV 的波長較長，對這種「不平整」的容忍度較高，更容易成功把電路圖案曝光在基板上。

C. 尺寸限制 (Reticle Size Limit) —— 最致命的原因

這是目前 AI 晶片最大的挑戰。 EUV 設備原本是為了做小巧精密的晶片設計的，它的單次曝光區域 (Reticle Field) 比較小（約 26mm x 33mm）。 但現在的 AI 晶片（如 NVIDIA Blackwell B200）加上封裝後的尺寸超級巨大，早就超過了 EUV 單次曝光的範圍。

相比之下，DUV 技術在處理**「拼接 (Stitching)」**（把多次曝光的圖案接在一起）方面非常成熟。台積電可以用 DUV 輕鬆做出比單一光罩大 3 倍、甚至 4 倍的超大面積中介層，來承載那些巨無霸 AI 晶片。

4. 結論：新舊技術的完美協奏

所以，當我們在談論 CoWoS 產能擴充時，台積電買的並不是 ASML 最貴的 EUV，而是大量的 DUV 曝光設備以及封裝用的貼合機。

這給了我們一個重要的啟示：半導體產業不只是追求「越細越好」，而是追求「最適化」。

大腦 (GPU)： 需要 EUV 的極致精度。

身體 (CoWoS)： 需要 DUV 的大面積與高效率連接。

下次看到 CoWoS 的新聞，別再以為它跟光刻技術無關，它可是把「阿公級」的光刻機發揮到極致的藝術品呢！

【半導體科普】CoWoS 是什麼？為何 NVIDIA、AMD 都在搶？一次看懂台積電的先進封裝秘密

 

前言：AI 時代的真正瓶頸不是晶片，而是「封裝」

在生成式 AI 爆發的現在，大家都在討論 GPU 的算力有多強，NVIDIA 的股價又漲了多少。但你有沒有發現，新聞常常提到「產能不足」？其實，卡住出貨的瓶頸往往不是核心晶片本身，而是將這些晶片組裝在一起的技術——先進封裝（Advanced Packaging）。

而在這場封裝戰爭中，台積電的 CoWoS (Chip-on-Wafer-on-Substrate) 技術，就是那個讓 NVIDIA、AMD 甚至 Google 都排隊搶著要的「聖杯」。今天，我們就以自動化工程師的視角，深入淺出地拆解 CoWoS 到底是什麼？以及它旗下的 S、R、L 三種製程究竟有何不同。

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一、 CoWoS 到底是什麼？五個字母的秘密

很多專有名詞看名字就能知道結構。CoWoS 也不例外，它的全名是 Chip-on-Wafer-on-Substrate。我們可以把它想像成一個「三層三明治」結構：

1. 頂層 (Chip)： 這是餡料。包含負責運算的邏輯晶片（如 GPU/CPU）以及負責存取資料的高頻寬記憶體（HBM）。

2. 中層 (Wafer / Interposer)： 這是夾層麵包，也是 CoWoS 的核心。我們稱為「中介層」。它負責提供超高密度的線路，讓頂層的 GPU 和 HBM 能夠像鄰居一樣快速溝通。

3. 底層 (Substrate)： 這是底層盤子。通常是 ABF載板，負責將封裝好的晶片連接到外部的電路板（PCB）上。

為什麼需要 CoWoS？ 因為「摩爾定律」變慢了。要把晶片做得更小越來越難，成本也越來越高。於是工程師想出了一個辦法：「既然做不小，那我們就把它們『疊』起來，並且『拼』在一起。」 CoWoS 讓處理器和記憶體靠得非常近，大幅解決了傳輸速度（頻寬）的問題，這正是 AI 模型訓練最需要的。

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二、 CoWoS 的三種型態：S、R、L 大解密

台積電的 CoWoS 並非只有一種，根據**「中介層（中間那層麵包）」的材質不同**，分為三種主要製程。這也是近期 NVIDIA 晶片世代交替的關鍵所在。

1. CoWoS-S (Silicon Interposer / 矽中介層)

• 特點： 這是最經典、技術最成熟的版本。中間層使用一片完整的「矽晶圓」來製作。

• 優勢： 矽的蝕刻技術非常成熟，線路可以做得極度細密，傳輸效能最好，散熱導熱性也佳。

• 限制： 貴！而且受限於光罩尺寸（Reticle Limit）。簡單說，因為是用矽晶圓做的，它沒辦法做得太大，大概只能塞進一顆 GPU 加上 6 顆 HBM。

• 代表產品： NVIDIA H100、AMD MI300。

2. CoWoS-R (RDL Interposer / 重佈線層)

• 特點： 拿掉昂貴的矽中介層，改用有機材料的 RDL（重佈線層）來連接。

• 優勢： 成本較低，且因為是有機材料，比較有彈性，不容易因為熱脹冷縮而破裂（可靠度高）。

• 定位： 適合對成本敏感，但仍需要先進封裝的網通或邊緣運算產品。

3. CoWoS-L (Local Silicon Interconnect / 局部矽互連)

• 特點： 它是 S 和 R 的混血兒，也是未來的主流。主體是有機載板（便宜、可做大），但在晶片與晶片需要高速溝通的「關鍵路口」，埋入小塊的矽橋（LSI）。

• 優勢： 結合了有機載板「可做超大尺寸」的優點，與矽橋「高密度傳輸」的特性。這突破了 CoWoS-S 的光罩尺寸限制，可以把封裝面積做得比手掌還大！

• 代表產品： NVIDIA Blackwell B200、GB200。

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三、 從 H100 到 B200：為何 NVIDIA 轉向 CoWoS-L？

這是一個非常精彩的技術轉折。

在 H100 時代，NVIDIA 追求極致的穩定與成熟，選擇了 CoWoS-S。這也是為什麼 H100 的效能這麼強，但產能卻一直受限於台積電矽中介層產能的原因之一。

到了 Blackwell (B200) 時代，單一顆晶片已經不夠快了。NVIDIA 決定把兩顆大晶片「拼」在一起，變成一顆超級晶片。 這時候，傳統的 CoWoS-S 就遇到瓶頸了——它塞不下這麼大的面積！

於是，NVIDIA 轉向擁抱 CoWoS-L。透過 CoWoS-L 技術，台積電成功將兩顆運算晶片和 8 顆 HBM3e 記憶體封裝在同一個基板上，實現了 10 TB/s 的驚人傳輸速度。雖然 CoWoS-L 的製程複雜度更高、良率挑戰更大，但這是通往下一代 AI 算力的唯一道路。

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結語：封裝工程師的黃金時代

看完這篇，你應該對 CoWoS 有了更深一層的認識。未來的晶片戰爭，不再只是比誰的奈米製程更先進（那是前段製程的事），更要比誰能把這些晶片封裝得更巧妙、更緊密（這是後段封裝的事）。

下一代，我們即將迎來 3nm 製程 與 HBM4 的結合，屆時 CoWoS-L 將會進化得更巨大、更複雜。作為一名自動化工程師，看著這些物理極限被一步步突破，實在是令人熱血沸騰！