台積電CoPoS面板級封裝原理：化圓為方多塞1.8倍，第一代可能沒有玻璃

重點先講：台積電 CoPoS（Chip-on-Panel-on-Substrate）的核心不是「玻璃」，而是「化圓為方」：把 CoWoS 用的圓形 12 吋晶圓載板，換成 310×310mm 的方形面板，讓越來越大的 AI 封裝不再浪費邊角。玻璃？第一代很可能只出現在「暫時載板」上。

發生了什麼

• 10 月 15 日第三季法說會，魏哲家表示 5.5 倍光罩尺寸的先進封裝已量產、良率優異，並朝更大的 9 倍、14 倍推進；同時發展 CoPoS，希望未來給客戶「合理的成本降幅」，也坦言後段產能確實有些短缺（鉅亨網）。
• TrendForce 指出台積電 CoPoS 已統一採用 310×310mm 面板；2026 年是設備材料驗證期，2027 年試產，2028 下半年量產（TrendForce）。DigiTimes 則估 2029 年前不會量產（Investing.com 轉述）。
• 經濟日報 8 月報導，嘉義先進封測七廠（AP7）的 CoPoS 首條線已完工運轉，技術與良率約需一年穩定（Seoul Economic Daily 轉述）。魏哲家在股東會也說，量要「非常大」還要兩到三年（經濟日報）。

工程重點 1：化圓為方，到底多塞幾顆？

以 1 個光罩 858mm² 計，5.5 倍約 4,720mm²。我假設中介層是 69×69mm 正方形、晶圓留 3mm 邊、面板留 5mm 邊，用程式窮舉擺法：300mm 圓晶圓最多 9 顆，310×310mm 面板 16 顆，約 1.8 倍；換成約 9 倍光罩（88×88mm），是 5 顆對 9 顆（皆為作者估算）。面板面積只比晶圓大 36%，多出來的主要是「形狀紅利」：方塊越大，圓邊浪費越兇。天下雜誌引用 Yole 的例子也是同一個方向：7 個變 16 個、利用率約 45% 升到 81%（天下雜誌）。

工程重點 2：第一代 CoPoS 可能「零玻璃」

很多人把 CoPoS 等同玻璃基板，但天下雜誌英文版訪問的資深封裝專家認為，第一代 CoPoS 很可能採「零玻璃」方案，唯一的玻璃是製程中可重複使用的暫時載板（glass carrier）（CommonWealth）。流程是在玻璃載板上做有機 RDL、上晶片、封膠，再拆掉載板切成單顆。真正把玻璃留在產品裡的「玻璃核心基板」，TrendForce 估 2030 年後才較可能商用（TrendForce）。

工程重點 3：翹曲帳，面板越大越難

矽的熱膨脹係數約 2.6 ppm/K，常見有機基板約 15～17 ppm/K。作者粗算：從約 260°C 回流降到室溫（ΔT≈235K），12 ppm/K 的差異在 88mm 封裝上就是約 0.26mm 的「自由伸縮差」，放大到 300mm 面板約 0.87mm（未計材料拘束，只說明量級）。這就是為什麼台積電先從 310mm 小面板切入，也是玻璃（CTE 可調到接近矽）被寄予厚望的原因。粉專上次用「烤魷魚紙板 vs 鋼化玻璃」講過這件事：FB 原文：玻璃基板到底神在哪。

工程重點 4：TGV 打孔與檢測，是真正的良率關卡

要讓玻璃留在產品裡，就得打玻璃穿孔（TGV）。目前主流是皮秒／飛秒雷射改質再濕蝕刻成孔；雷射、鍍銅或熱製程產生的微裂紋可能延伸到相鄰孔，影響電性與良率，所以檢測會是量產關鍵（TrendForce）。設備面也是新戰場：面板線與 300mm 製程不相容，單條 FOPLP 線投資約 1～2 億美元（Digital Today 引 Semiconductor Engineering）。

還缺什麼／待核

• 量產時間：TrendForce 2028 下半、DigiTimes 2029、摩根士丹利估可能提前到 2028，台積電官方沒給日期。
• 首發客戶是否為輝達、AP7 之外是否動用友達中科廠區，都還是媒體報導，未經證實。
• 面板尺寸尚未統一：台積電 310×310mm，其他業者有 515×510、600×600mm 等規格。

延伸影片

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

TSMC晶片堆疊大戰：SoIC-X、SoIC-P 與 3D IC 封裝

你覺得 CoPoS 最先卡關的會是翹曲、TGV 打孔，還是設備投資？留言告訴我。

資料來源：鉅亨網 10/15 法說會、TrendForce 6/17、TrendForce 9/21、CommonWealth 7/6、天下雜誌、Seoul Economic Daily 8/11、DigiTimes via Investing.com。標示「作者估算」者為本文自行計算，非官方數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

台積電2奈米翻車了嗎？驍龍5GHz發熱降頻原因解析：製程、封裝與功率密度

重點先講：「台積電 2 奈米翻車」這個說法太重了。公開資訊顯示的是：高通把手機晶片拉到 5GHz 之後，持續高負載下的散熱跟不上，問題比較像「設計取捨＋封裝＋手機散熱」，而不是製程良率出事。這篇延伸我在粉專的貼文 〈台積電 2nm 翻車？高通 8EE6 狂飆 5GHz〉，把傳聞和工程事實分開來看。

發生了什麼

• 台積電官方：N2 是第一代奈米片（GAA）電晶體，2025 年第四季已在新竹、高雄量產，良率良好（TSMC 2nm 頁面）。
• N2 對比 N3E：同功耗速度 +10～15%，或同速度功耗 −25～30%，混合設計密度約 1.15 倍（Tom's Hardware 整理）。
• 韓國《首爾經濟》10 月 16 日報導：三星 Galaxy S27 Ultra 內測中，驍龍 8 Elite Extreme Gen 6 溫度多次超過門檻、持續負載時降頻，三星要求高通在 10 月中前改善（WebProNews 整理）。
• 高通回應：「沒有系統性的散熱問題」，10 月 20 日再確認這句話也涵蓋 Extreme 版。Gen 6 兩顆超大核時脈 5.0GHz。
• 另一項測試：改用 Offset PoP 封裝後，到達 105°C 門檻要超過 15 分鐘，上一代傳統 PoP 約 6 分 30 秒（T客邦）。

一句話：製程像把引擎換成更省油的新款，但你同時把轉速從 4,600 拉到 5,000 轉，還把引擎塞進更小的引擎室，省下來的油很快就被燒回去，熱也更難散。

工程點 1：省下的 25～30%，為什麼被吃回去？

CMOS 動態功耗大約是 P ≈ α·C·V²·f。頻率 f 要往上拉，通常電壓 V 也得一起加。我自己用假設算一下（非官方數據）：超大核從約 4.6GHz 拉到 5.0GHz（+8.7%），若電壓同時要加 6%，功耗變成 1.087 × 1.06² ≈ 1.22 倍。也就是說，N2 在「同速度」能省的 25～30%，大部分被「拉高頻率」用掉了。跑分漂亮，手機外殼的熱卻沒少多少。

工程點 2：密度變高，熱流密度跟著變高

N2 混合設計密度約是 N3E 的 1.15 倍。如果一顆核心消耗的功率差不多，面積卻縮小約 13%，每平方毫米的發熱（W/mm²）就約增加 15%。熱不怕總量大，怕集中：熱點溫度一衝上門檻，溫控就會降頻保護晶片。這是先進製程的共同課題，不只台積電，三星 2 奈米一樣要面對。

工程點 3：Offset PoP，把 DRAM 從熱點上方挪開

手機 SoC 傳統用 PoP（Package on Package），LPDDR 記憶體直接疊在處理器正上方，等於在火爐上蓋一床棉被。Offset PoP 把記憶體位置錯開，讓處理器熱點能更直接接觸散熱路徑。報導中到 105°C 門檻的時間從約 6.5 分鐘拉長到 15 分鐘以上，約 2.3 倍，代表封裝確實有幫助，但持續數十分鐘的遊戲或錄影仍可能撞到溫度牆。

工程點 4：最後一關是手機本身

晶片能撐多久，最後看整機：均熱板面積、石墨片、機身材質和廠商的溫控曲線。同一顆晶片，不同品牌手機的持續效能差很多。過去幾代驍龍旗艦首發機也常偏熱，多半靠韌體更新調整功耗曲線。所以「降頻」比較像系統調校問題，不等於製程失敗。

還缺什麼／待核

• 三星內測沒有公開溫度、降頻幅度等具體數據，目前無法獨立驗證。
• 網路流傳的「黑屏、縮缸」說法，我找不到可信的公開來源，先當傳聞看。
• Gen 6 用的是 N2 還是 N2P，各報導說法不一，以高通正式規格為準。
• 上面 1.22 倍是我用假設電壓算的示意，不是實測。

延伸影片

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▶ TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

你覺得手機晶片該繼續追 5GHz、6GHz，還是乾脆把頻率降下來換持續效能？

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vkinngworld｜@vkinng｜資料來源：TSMC、Tom's Hardware、WebProNews、T客邦

台達電被庫存燙到，台積電會跟著倒楣嗎？一張圖看懂 AI 供應鏈兩端的命運分岔

重點先講：粉專這則貼文（FB 原文）用一張對比圖問了一個關鍵問題：AI 資料中心一路延遲，做電源的台達電被庫存燙到，那上游的台積電會跟著倒楣嗎？答案是：不會，而且兩者的命運差別不是運氣，是商業模式——一個賣設備、要押庫存；一個收過路費、出貨即收錢。這篇把機制拆開來看。

發生了什麼

• AI 資料中心工地貼滿「缺電、缺工、延遲」：土建和電力許可一再順延，設備到了現場也裝不上去。
• 台達電的電源櫃、變壓器其實早就做好了，但現場進不了場，只能堆在倉庫——庫存天數一拉長，會計就開始認列跌價損失。
• 同一時間，台積電門口排隊的是輝達、AMD、Apple：先進製程產能滿載，晶圓用噴的一樣出貨。

待核提醒：貼文裡的「90 天一到就認賠」是幫助理解的簡化說法。會計上的實際機制是：存貨以成本與淨變現價值孰低衡量，一旦價格或需求下修、週轉天數拉長，就須評估認列存貨跌價損失，並沒有統一的「90 天規則」。各家公司財務政策不同，數字請以財報為準。

工程重點 1：卡住台達電的是「時間差」，不是技術

電源設備是照專案時程提前生產的——變壓器交期動輒一年起，等現場通知才開始做根本來不及。所以設備廠必須押庫存賭工期，這是本業的物理特性。問題出在資料中心的延遲多半來自電網排隊、許可證、人力這些設備廠完全控制不了的外部變數：產品做好了，工地上卻連電都還沒接。設備在倉庫裡放一天，就是一天的資金成本與跌價風險。

工程重點 2：台積電賣的是過路費

台積電的模式剛好把庫存風險移掉了大半：先進製程採預付款＋產能預訂，客戶先付錢鎖產能，晶圓一產出、交給輝達就完成出貨認列。對台積電來說，「庫存」從生產到出貨只有製造週期本身（數週），而且下游早就排隊等著提貨——它收的是過路費，過路費沒有存貨跌價的問題。

算一下：兩邊的風險敞口可以用「從產品完成到收到錢的天數」來看：台達電＝生產完成 → 運送 → 現場可安裝 → 驗收，期間可能以月甚至季計，且期間價格可能下修；台積電＝出貨即收款（還有預付款在前面），敞口接近零。同一條供應鏈，庫存風險完全集中在其中一端。

工程重點 3：門口的隊伍就是定價權

貼文說「微軟慢一點，空出來的產能 Apple 馬上秒殺」——這不是誇張，先進製程的客戶名單就是配給制：產能按季分配、價格由台積電主導，客戶搶的是名額不是折扣。下游設備廠面對的卻是競標市場：延遲的專案會重新議價、重新招標。一個是賣方市場的極端，一個是買方市場的常態，這才是「一個被工期燙到、一個數錢數到手軟」的結構性原因。

▶ AI 缺電怎麼救？SOFC 燃料電池 vs SMR 小型核能，終極能源大戰！台達電強勢參戰🔥

你覺得台達電的庫存壓力是暫時的時間差，還是資料中心建設週期性放緩的開始？

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資料來源：FB 原文貼文｜vkinngworld・@vkinng

台積電CoWoS-L 5.5倍光罩架構解析：4,720mm²封裝怎麼縫出來？

重點先講：微影機一次能印的最大面積叫「光罩極限」，大約 26×33 mm＝858 mm²。台積電 CoWoS-L 已經量產 5.5 倍光罩的封裝，等於在一個封裝裡塞進約 4,720 mm² 的矽與記憶體。粉專這篇（FB 原文）把它叫做「沒人做得到」，今天把它背後的工程拆開來看。

發生了什麼

• 2026 北美技術論壇：台積電表示 5.5 倍光罩 CoWoS 已在生產，支援最多 12 顆 HBM3E/HBM4，良率 >98%。
• 路線圖：原本最大是 2027 年 9.5 倍光罩（12 顆 HBM5、約 120×150 mm 基板）；今年改口加碼，2028 年 14 倍光罩（約 10 顆大型運算晶粒＋20 顆 HBM），2029 年超過 14 倍、最多 24 顆 HBM5E。
• 系統級晶圓 SoW-X：40 倍光罩、最多 64 顆 HBM，量產時程從 2027 延到 2029。

算一下：858 mm² × 5.5 ≈ 4,719 mm²，跟圖上的 4,720 mm² 吻合。注意：這是「光罩當量」換算，台積電官方只講倍數，實際中介層尺寸與形狀以客戶設計為準。

工程重點 1：為什麼不能直接印一顆大晶片

光罩極限是光學硬上限，EUV 掃描機一次曝光就是 26×33 mm。晶片越大，一顆缺陷就廢掉整顆，良率隨面積指數下降。所以 AI 晶片改走 chiplet：把運算切成多顆接近光罩極限的 ASIC，再在封裝裡「拼」回來。問題變成：拼接處的頻寬要夠、延遲要低，這就是 CoWoS 的戰場。

工程重點 2：CoWoS-L 的「縫合」怎麼做

CoWoS-S 用一整片矽中介層，大到 3 倍光罩以上就要做光罩拼接（stitching），成本和破片風險暴增。CoWoS-L 改成 RDL 有機中介層＋局部矽橋 LSI：只有晶粒之間、HBM 旁邊這些需要超細線距的地方埋一小塊矽橋，其他大面積走 RDL 重布線。好處是中介層能做大、又不必整片都用昂貴的矽；代價是矽橋對位、翹曲（warpage）控制都更難。

工程重點 3：做大以後，供電與散熱才是魔王

4,700 mm² 等級的封裝，功耗動輒上千瓦。電流要從基板穿過 RDL 送到每顆晶粒，壓降與電遷移都放大；熱則集中在運算晶粒，HBM 又怕熱。這也是為什麼台積電同時推 COUPE 共封裝光學、背面供電，以及業界開始談水冷板直接貼封裝——封裝越大，周邊工程一起升級。

工程重點 4：為什麼說是「封裝版摩爾定律」

從 3.3 倍 → 5.5 倍 → 9.5 倍 → 14 倍 → SoW-X 40 倍，台積電在用封裝面積換算力。Tom's Hardware 換算 14 倍光罩約 12,020 mm²，已經比 CD 還大一點。製程微縮越來越慢、越來越貴，把更多矽「縫」在一起，變成成長最快的那條曲線。

還缺什麼／待核

• FB 圖標題寫「5 倍光罩」，實際官方規格是 5.5 倍；「沒人做得到」是貼文的說法，Intel EMIB、三星 I-Cube 也在做大封裝，只是量產規模目前台積電領先。
• 4,720 mm² 是倍數換算的示意數字，非台積電公布的中介層實際面積。
• 9.5 倍光罩是否仍照 2027 時程量產，今年新路線圖的重心已轉到 14 倍，需再看後續法說。

延伸影片

記憶體為什麼一直漲？HBM vs DDR 產能大戰

銅線撐不住了！硬核拆解矽光子與 CPO 終極封裝

你覺得封裝做到 14 倍、40 倍光罩以後，下一個瓶頸會是供電、散熱，還是 HBM 產能？

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資料來源：TSMC 2026 Technology Symposium 新聞稿、Taipei Times、Tom's Hardware、Semiconductor Engineering｜vkinngworld｜YouTube @vkinng

台積電 SoIC-X vs SoIC-P 比較：混合鍵合 3D IC 原理，從 9µm 縮到 4.5µm 間距為何關鍵

重點先講：我 2 月那支 「TSMC 晶片堆疊大戰」昨晚突然又多了上百次觀看，剛好台積電今年技術論壇把 SoIC 路線圖更新了，這篇把重點補上：SoIC-X 走無凸塊混合鍵合，拚密度和能效；SoIC-P 走微凸塊，拚成本。兩條路怎麼選，關鍵就在「接點間距」。

發生了什麼

• 路線圖更新：台積電表示，9µm 間距的 N7 對 N7 SoIC 2023 年量產，6µm 版本 2025 年量產；N2 對 N2（6µm）預計 2028 年、A14 對 A14（4.5µm）2029 年量產。
• A14 SoIC：官方新聞稿說，A14 對 A14 的晶粒間 I/O 密度比 N2 對 N2 高 1.8 倍。
• 產能：供應鏈報導 2026 年 SoIC 月產能約 1 萬到 1.5 萬片，主力在竹南 AP6；法人估每 1 萬片產能投資約 68 到 70 億美元，遠高於 CoWoS。
• 但也有轉向：DIGITIMES 1 月報導，嘉義 AP7 原本規劃給 SoIC 的 P2、P3 廠改做 CoWoS，因為眼前 CoWoS 缺口更大。

一句話分辨：SoIC-X 是「兩片晶片直接銅貼銅」，中間沒有焊錫球；SoIC-P 是「中間還有一排小焊錫凸塊」。前者像把兩層樓蓋成同一棟，後者像兩棟樓之間搭很多小天橋。

工程重點 1：SoIC-X 和 SoIC-P 到底差在哪

SoIC-X 是無凸塊（bumpless）堆疊：晶片表面做出平整的銅墊和介電層，對準後直接鍵合，銅和銅經過退火擴散接在一起，訊號再經過很細的 TSV 往下走。可以做晶片對晶圓，也有晶圓對晶圓版本（適合兩邊晶片一樣大、良率高的製程）。SoIC-P 則保留微凸塊，2023 年台積電介紹時是 18 到 25µm 間距，鎖定手機、IoT、客戶端這類成本敏感的產品；後續路線圖從 25µm 面對背，走向 16µm 面對面。簡單說：X 拚性能、P 拚價格。

工程重點 2：為什麼間距縮一點就差很多

接點是排成格子的，所以每平方毫米的接點數大約跟間距平方成反比。用最理想的方格去算（示意，不是實際可用 I/O 數）：25µm 約 1,600 個/mm²、16µm 約 3,900、9µm 約 12,300、6µm 約 27,800、4.5µm 約 49,400。從微凸塊 25µm 到混合鍵合 6µm，理論密度差約 17 倍。接點多，就能用「很多條慢而短的線」取代「少數幾條快而長的線」，每傳 1 bit 的能量也跟著下降。AMD 在 MI300 的封裝論文就寫，混合鍵合比微凸塊互連密度高 15 倍以上、互連能效高 3 倍以上。Broadcom 也舉過實際數字：面對背約 1,500 訊號/mm²，面對面約 14,000 訊號/mm²。

工程重點 3：良率、散熱和 KGD，才是真正的門檻

混合鍵合沒有焊錫可以「吃掉」誤差，所以表面要極平、極乾淨，一顆微粒就可能造成一片空洞；對準精度也要跟著間距一起縮。第二是良率相乘：兩顆晶粒疊在一起，只要其中一顆壞，整組就報廢，所以晶片對晶圓的做法會先挑出測試合格的晶粒（KGD）再疊。但細間距接點本身很難用探針測，測試策略要事先設計。第三是散熱：上層晶片的熱要穿過下層才能散掉，邏輯疊邏輯時熱點會互相加熱，這也是 AMD 早期 3D V-Cache 要把快取放在 CCD 上方並限制頻率的原因之一。這些都會反映在成本上，所以法人估 SoIC 每萬片的資本支出遠高於 CoWoS。

工程重點 4：SoIC 加 CoWoS／InFO，才是完整的 3D IC

SoIC 本身只解決「垂直疊」。疊好的晶片在外面看起來就像一顆普通 SoC，再放進 CoWoS（2.5D 中介層，旁邊擺 HBM）或 InFO（手機常用的扇出封裝），就成了 3D IC。AMD MI300 就是例子：運算晶粒用 SoIC 疊在 I/O 晶粒上，再放到 CoWoS 中介層旁接 HBM，AMD 自己叫它 3.5D。往後看，供應鏈報導 NVIDIA 2028 年的 Feynman 世代會大幅提高 SoIC 用量，TrendForce 引述報導說 Apple M5 Pro／Max 也開始採用台積電 SoIC 相關封裝。至於 HBM 本身的堆疊，我們 10/21 已經寫過，這裡不重複。

還缺什麼／待核

• 每平方毫米接點數是用理想方格算的示意值，實際可用的訊號數會因電源、接地和冗餘接點而少很多。
• 2024 年論壇的舊路線圖曾寫 2027 年 3µm，今年官方說法是 2029 年 4.5µm（A14 對 A14），兩者口徑不同，本文以 2026 年官方資料為準。
• 2026 年產能、每萬片投資金額、NVIDIA 與 Apple 採用情形，都是供應鏈或媒體報導，台積電沒有正式公布。

影片連結

主影片：TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

▶ 看完整影片（@vkinng）

延伸觀看：你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！（CoWoS-S／R／L）、銅線撐不住了！硬核拆解「矽光子」與 CPO 終極封裝（台積電 COUPE 光引擎也是用 SoIC 疊的）。

你覺得下一代 AI 晶片會全面走 SoIC-X 混合鍵合，還是成本壓力會讓 SoIC-P 和 CoWoS 撐更久？留言聊聊。

資料來源：台積電 2026 北美技術論壇新聞稿；經濟日報：台積電 SoIC 接合間距路線圖；台積電 TSMC-SoIC 技術頁；SemiWiki：2023 技術論壇（SoIC-P 18–25µm）；AMD：MI300 3.5D Packaging（IMAPS）；eeNews Europe：SoIC 路線圖與 Broadcom 訊號密度；TrendForce：Rubin Ultra／Feynman 與 SoIC 產能（2026/03/18）；DIGITIMES：AP7 SoIC 改 CoWoS（2026/01/29）。接點密度為示意計算。
發佈於 vkinngworld｜影片頻道：@vkinng

HBM4 16層堆疊原理｜775微米塞進16顆DRAM，為何鍵合與散熱才是真瓶頸

重點先講：我們在「記憶體為什麼一直漲」那支影片講過：HBM 搶走了大量 DRAM 晶圓產能。到了 HBM4 這一代，問題又往下走了一層。頻寬規格已經翻倍，真正卡住出貨的是堆疊高度、鍵合良率和散熱。10 月這兩週的消息剛好把這件事攤開來：NVIDIA Rubin 主力可能只用 12 層，16 層要等良率和封裝產能跟上。下面拆四件事。文中的換算是我自己的算術示意，不是廠商數據。

發生了什麼

• 10/9 Korea Herald（引 Counterpoint）：Vera Rubin 多數產品預計用 12 層 36GB HBM4，不是先前傳的 8 層。SK 海力士 1 月 CES 發表 16 層 48GB，第二季開始向大客戶量供 HBM4；三星 2 月起出貨 HBM4（12 層最高 36GB）。供應鏈追蹤機構稱 SK 海力士已量出 16 層給 Rubin，但公司未證實。
• 10/12 TrendForce（引 Chosun Biz、ETNews）：現在 AI 封裝的中介層（interposer）面積已約是 EUV 單次曝光上限 858 mm² 的 5.5 倍，未來可能到 9 倍、12 倍甚至 40 倍。三星為 HBM4E 準備混合銅鍵合（HCB）與 HPB 散熱路徑；SK 海力士的 iHBM 宣稱熱阻降約 30%。
• 10/16 vlsi.kr 分析：截至 10 月，HBM4 量產仍用傳統凸塊：三星 TC-NCF、SK 海力士 MR-MUF；混合鍵合最快 2027 年在部分 HBM4E 導入。
• 10/15 SEMICON West（The Elec 10/19 報導）：韓國設備商 Shindo 提出把 GPU 疊在 HBM 正上方、中間夾約 200 微米玻璃陶瓷中介層、上下兩面都水冷的 3D 架構，已送樣給部分廠商。

HBM 是什麼結構？一顆 HBM 是把多片 DRAM 晶粒直立疊在一顆邏輯基底晶粒（base die）上，層與層之間用TSV 矽穿孔貫通訊號與電源，再用微凸塊或混合鍵合黏起來。整疊 HBM 和 GPU 並排放在中介層上（台積電 CoWoS 就是這種 2.5D 封裝），最上面壓一塊散熱冷板。

工程重點 1：頻寬翻倍，代價是線變兩倍多

JEDEC 的 HBM4 標準（JESD270-4）把介面從 1024 位元加寬到 2048 位元，每腳最高 8 Gb/s，算起來 2048 × 8 Gb/s ≈ 2 TB/s；通道數從 16 增加到 32。廠商實際做得更快：三星用 4 奈米邏輯基底晶粒，宣稱單顆 3.3 TB/s，換算約每腳 12.9 Gb/s（作者換算）。容量也直接是乘法：24 Gb 晶粒疊 12 層是 36GB、疊 16 層是 48GB；標準上限是 32 Gb 疊 16 層的 64GB。腳位加倍代表每一層要對準、導通的接點也大幅增加，這正是鍵合良率吃緊的起點。

工程重點 2：775 微米裡塞 16 片 DRAM

JEDEC 把 HBM4 的封裝高度放寬到 775 微米（HBM3E 是 720 微米），目的是讓冷板能同時平貼 GPU 和 HBM。高度固定，層數變多，每片只能更薄：vlsi.kr 整理的數字是 12 層每片約 50 微米、16 層約 30 微米。算一下：12 × 50 = 600 微米，16 × 30 = 480 微米，16 層的矽總厚度反而比較薄，因為多出來的 4 層鍵合介面也要吃掉高度預算（作者換算）。晶粒薄到 30 微米，加熱冷卻時翹曲（warpage）更難控制，任何一層接點失效，整疊就報廢。這也解釋了為什麼 Rubin 主力先用 12 層：不是 16 層做不出來，是良率和成本還沒到位。業界報導 JEDEC 也在討論把下一階段高度放寬到 825–900 微米（提案階段，待核），等於再替傳統凸塊延壽一代。

工程重點 3：熱要穿過 16 道「保溫層」

HBM 的熱源不只在 DRAM。TrendForce 引述三星說法，基底晶粒裡負責和 GPU 高速傳輸的 D2D PHY 是主要熱點之一。熱要往上走，得穿過每一層矽和每一層鍵合介面。矽導熱很好（約 150 W/m·K），但凸塊之間填的高分子底填料或 NCF 膠膜大約不到 1 W/m·K（教科書量級），所以每一道鍵合層都像一層薄保溫棉，層數越多熱阻越大。解法有兩條：一是把介面拿掉，混合鍵合讓銅墊直接對銅墊，沒有凸塊間隙，三星宣稱 HCB 熱阻比傳統熱壓鍵合低 20% 以上（自家比較）；二是幫熱點開專用通道，三星 HPB 和 SK 海力士 iHBM 都是在 D2D PHY 周圍做高導熱、電性絕緣的散熱路徑，SK 海力士估熱阻降約 30%。

工程重點 4：瓶頸往封裝層級移動

單顆 HBM 解決了，整個封裝還有更大的問題。中介層已經約是 858 mm² 光罩上限的 5.5 倍，換算約 4,700 mm²（作者換算）；台積電 CoWoS-S 的中介層上限約 3.3 倍光罩（約 2,700 mm²），更大的要改用 CoWoS-L／R。面積越大，翹曲、良率和產能壓力越大，Korea Herald 引述的業界說法也是：記憶體做得出來，還得看台積電封裝產能跟不跟得上。Shindo 的垂直方案想從另一個方向解：GPU 和 HBM 上下疊，走線最短，但兩顆熱源疊在一起，所以必須上下兩面同時水冷；它用可調熱膨脹係數的玻璃陶瓷來壓翹曲。這目前只是概念加送樣，Shindo 過去沒有半導體基板經驗。我的推論是：2026–2027 年的勝負，看誰能用現有鍵合把 12／16 層的良率做上去；混合鍵合和 3D 垂直堆疊是 HBM4E／HBM5 之後的事。

還缺什麼／待核

• SK 海力士 16 層 HBM4 是否已量產出貨給 Rubin，公司未證實。
• 三星 HCB「熱阻低 20% 以上」、SK 海力士 iHBM「約 30%」都是廠商說法，量測條件未公開，無法直接比較。
• JEDEC 放寬到 825–900 微米目前只見於產業分析，尚無正式標準文件。
• Shindo 3D 架構沒有公開熱模擬或良率數據。
• 文中每腳速率、總厚度、中介層面積與材料導熱係數為作者換算或教科書量級，不是廠商數據。

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今天想問你：你覺得 HBM 的下一個突破會先來自混合鍵合、更好的散熱材料，還是乾脆把 GPU 和記憶體垂直疊起來？留言說說你的理由。

資料來源：Korea Herald：SK hynix、Samsung 推 16 層 HBM4（2026-10-09）；TrendForce：AI 中介層變大與 HBM4E 散熱（2026-10-12）；vlsi.kr：HBM4 鍵合之戰（2026-10-16）；The Elec：Shindo 3D GPU-HBM 堆疊架構（2026-10-19）；JEDEC JESD270-4 HBM4 標準新聞稿；TrendForce：JEDEC HBM4 775 微米高度；台積電 CoWoS 技術頁。每腳速率、厚度、面積與導熱係數為作者算術或教科書量級示意，非廠商數據。
本文發佈於 vkinngworld｜YouTube @vkinng

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！揭秘 NVIDIA 瘋搶的封裝黑科技

 

最近 AI 浪潮席捲全球，大家一定常聽到 NVIDIA 的晶片產能卡在台積電的「CoWoS」封裝。 但很多人誤以為 CoWoS 只是一種技術，其實你只對了一半！ 為了同時滿足高效能、低成本與巨大尺寸的需求，台積電其實將 CoWoS 演化出了三種截然不同的「變體」：CoWoS-S、CoWoS-R 與 CoWoS-L。

這三種技術到底差在哪？ 為什麼強如黃仁勳也得乖乖排隊？ NVIDIA 最新的怪物晶片 Blackwell 又是用哪一種？ 今天的影片，我們就來把艱澀的半導體知識，變成連小學生都能聽懂的科普故事！

【關於頻道】 我們專注於科普、冷知識與常見誤解的破解，用最口語的方式帶你看懂這個世界。 每週四、週日 下午 5:00 準時更新！

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Tesla 續航暴增的秘密！為何拋棄用了30年的 IGBT？SiC (碳化矽) 到底強在哪？

 

開電動車最怕什麼？當然是「里程焦慮」！😱

但你知道嗎？Tesla 能夠在電池容量不變的情況下，硬是把續航里程擠出更多，秘密不在電池本身，而在於一顆小小的晶片—— SiC（碳化矽）！

這幾年電動車界掀起了一場「換心手術」，馬斯克帶頭把用了 30 年的傳統矽基 IGBT（絕緣柵雙極電晶體）丟進歷史垃圾桶。

到底 SiC 強在哪？為何它是電動車的「神隊友」？ 🧐

1️⃣ 能量損耗大瘦身：續航直接 +10% 🔋

傳統 IGBT 在電流轉換時會發熱，這些熱就是浪費掉的電！SiC 是「第三代半導體」，電阻極低，能讓電流更順暢地通過。

👉 簡單說： 以前漏掉的電，現在都變成了原本跑不到的里程！

2️⃣ 耐高溫、耐高壓：充電速度起飛 🚀

IGBT 怕熱，需要龐大的冷卻系統伺候。SiC 天生耐高溫（可達 200°C 以上）且耐高壓，這也是現在 800V 快充架構能實現的關鍵。

👉 簡單說： 充得更快，而且晶片不會燒壞。

3️⃣ 體積縮小、車身更輕 🏎️

因為 SiC 效率高、耐熱，逆變器（Inverter）可以做得更小，散熱系統也能縮水。車子輕了，跑得自然更遠！

👉 簡單說： 就像從笨重的大哥大，進化成輕薄的智慧型手機。

💡 結論：

Tesla Model 3 是第一款全面採用 SiC 的電動車，這一步棋直接逼得 Toyota、Volkswagen 等大廠不得不跟進。這不只是晶片的升級，這是電動車取代燃油車的最後一哩路！