重點先講：過去五十年，晶片的電源線和訊號線一直住在同一面，像一棟大樓把水管和電線全塞進同一條天花板線槽。製程縮到 2 奈米以下，這條線槽已經擠到影響效能。台積電 A16 的解法很直接：把整張供電網搬到晶圓背面，正面只跑訊號。這篇用工程角度拆開看：IR Drop 到底吃掉什麼、為什麼一定要翻到背面、SPR 跟 Intel PowerVia 差在哪，以及晶圓翻面之後冒出來的散熱和測試難題。
發生了什麼
- 官方規格：A16 = 奈米片電晶體 + Super Power Rail。對比 N2P，同 Vdd 速度 +8～10%、同速度功耗 −15～20%、晶片密度最高 1.10 倍（台積電的「晶片密度」是邏輯、SRAM、類比混合計算，Tom's Hardware 整理為 1.07～1.10 倍）。
- 時程：原訂 2026 下半年量產；2026 年 4 月北美技術論壇，台積電資深副總暨副共同營運長張曉強說 A16「2026 年就緒，但放量看客戶產品週期」，路線圖改列 2027 年。媒體報導量產落在高雄 F22 的 P4 廠。
- 誰會用：10/15 法說會上，法人問電力吃緊會不會讓更多客戶採用背面供電，魏哲家說看產品需求：部分 AI 加速器可能用，手機不會。外電報導 NVIDIA 的 Feynman GPU（約 2028 年）是首批客戶，但雙方都沒有正式證實。
- 對手：Intel 18A 的 PowerVia 已隨 Panther Lake 量產，背面供電是 Intel 先做出來的；三星規劃 2027 年在 SF2Z 導入。
圖：我在粉專做的〈傳統正面供電 vs 台積電 A16 背面供電〉圖解，原文在 這篇粉專貼文。這篇部落格把圖上沒空間講的物理和製程細節補完。
一句話看懂：正面供電＝電從屋頂進來、一路穿過十幾層樓梯才到地下室的機器；背面供電＝直接從地下室旁邊開一扇門把電送進去。路變短、管線變粗，壓降就變小，正面也空出來給訊號走。
工程重點 1：IR Drop 吃掉的不只是電，是電壓裕度
IR Drop 就是歐姆定律 V = I × R。AI 加速器核心電壓不到 1 V，功耗卻上千瓦，等於供電網要扛 上千安培。在 1000 A 下，供電路徑每多 0.05 mΩ 電阻，就多掉 50 mV，已經是 0.75 V 核心電壓的 6～7%。正面供電的電流要從頂層凸塊往下穿過十幾層金屬和一串通孔，最底下的 M0／M1 線寬只剩十幾奈米，銅在這種尺寸下電阻率還會因為表面散射往上升，越靠近電晶體的那幾段反而越細、越貴。
真正的代價在後面：設計時必須保證最遠、最忙的電晶體也拿得到足夠電壓，所以整顆晶片的供電電壓要往上墊。動態功耗跟電壓平方成正比（P ∝ C·V²·f），電壓多墊 5%，動態功耗就多約 10%。業界常見把 IR Drop 預算抓在 VDD 的 10% 左右（imec 的 A14 研究就是用這個目標）。背面供電能把這筆裕度收回來，這就是「同速度省電 15～20%」很大一部分的來源。
工程重點 2：SPR、PowerVia、埋入式電軌，三種背面供電差在「接到哪」
- 埋入式電軌（Buried Power Rail, BPR）：imec 早期提的路線，把電源軌埋到電晶體下方的基板裡，先解決標準單元裡電源軌佔空間的問題。電軌本身仍要靠正面或奈米級矽穿孔（nTSV）餵電，算是過渡方案。
- Intel PowerVia：從背面打奈米級 TSV，接到單元的接觸層（contact）。結構相對單純、成本較低。Intel 在 Intel 4 測試晶片上公布：平台電壓下降改善超過 30%、頻率 +6%、標準單元利用率超過 90%；18A 官網則寫最差動態壓降最多降 10 倍、區塊面積最多縮 11%。
- 台積電 SPR：背面接觸直接連到電晶體的源極／汲極，不必在單元裡留穿孔的位置。台積電說這樣能「維持閘極密度和元件寬度的設計彈性」。代價是製程最複雜、最貴，這也是為什麼台積電同時保留不帶 SPR 的 N2P／N2X 給不需要的客戶。
簡單說，PowerVia 是「從背面接到單元門口」，SPR 是「從背面直接接到電晶體本體」。路徑越短，電阻越低，正面空出來的繞線資源也越多，密度那 1.07～1.10 倍主要就是從這裡來。
工程重點 3：晶圓要「翻面、磨薄、對準」，每一步都是良率關卡
背面供電的通用流程大致是：先在正面做完電晶體和整套訊號金屬層 → 把正面鍵合到一片承載晶圓（carrier wafer）上 → 整片翻過來 → 把原本幾百微米厚的矽基板研磨、CMP、蝕刻到只剩極薄一層 → 在背面做接觸、通孔和背面金屬層（粉專圖上標的 BM0／BM1）→ 最後在背面長凸塊接封裝。
難點有三個：磨薄均勻度要控制到奈米等級，磨過頭會傷到電晶體；鍵合造成的晶圓變形會讓背面微影跟正面電晶體對不準，而 SPR 要直接打到源極／汲極，對準容錯比 PowerVia 更小；多出來的鍵合、薄化、背面金屬化步驟也拉長製程、推高成本。IDC 分析師就估，A16 真正的產能貢獻要等良率爬完，落在 2027 下半年到 2028 年。
工程重點 4：散熱路徑改變、除錯工具失明
傳統覆晶封裝的熱，是從電晶體穿過厚矽基板直接傳到散熱蓋。背面供電之後，電晶體被夾在中間：一邊是背面金屬和凸塊，另一邊是正面那十幾層以介電質為主的訊號層再加承載晶圓，而介電質導熱很差。熱點溫度怎麼壓、承載晶圓和鍵合層要不要用導熱更好的材料，是背面供電共同的課題。Intel 公布 PowerVia 時也特別提到，散熱和除錯是兩大新挑戰，需要另外開發緩解手法。
除錯也一樣：失效分析常用的雷射電壓探測、光子發射顯微鏡，本來是從晶片背面「透過矽」去看電晶體。現在背面被金屬供電網蓋住，這招行不通，量測和失效分析流程都要重做。對 AI 加速器這種動輒數百平方毫米的大晶片，這直接影響良率學習速度。
還缺什麼／待核
- 圖解裡「正面供電白白燒掉 10～15% 電力」是概念性說法，台積電沒有公布這個數字。比較有根據的說法是：IR Drop 設計預算常抓在 VDD 的 10% 左右，實際損失看設計和負載而定。
- 8～10% 和 15～20% 是台積電對 N2P 的「目標值」，二者擇一（同電壓拿速度，或同速度拿省電），不會同時拿滿；目前還沒有第三方實測的 A16 產品。
- NVIDIA Feynman 採用 A16 來自供應鏈報導，官方未證實；A16 晶圓價格、良率也都沒公開。
延伸影片
背面供電解決的是「一顆晶片裡面」的供電；當晶片開始往上疊，供電和散熱的問題會再放大一層。這兩支剛好可以接著看：
- TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來（Feynman 報導中也提到 SoIC 3D 堆疊）
- 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！
想問你：背面供電讓晶片更快更省，但製程更貴、散熱更難。你覺得它會一直是 AI 晶片的專屬配備，還是幾年後連手機晶片也會跟進？
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手邊就能看到的 IR Drop：晶片裡的壓降要用模擬才看得到，但同一個 V = I × R 在你的充電線上也會發生。用 USB 電表或萬用表量量看，大電流時線尾電壓掉多少，就是最直觀的 IR Drop。
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