台積電2T0C記憶體原理：1T1C撞牆後為何改堆氧化物

重點先講：傳聞說「台積電要做 3D DRAM」，先分清兩條路：1T1C（1 電晶體 + 1 電容）對上 2T0C（2 電晶體、0 電容）。前者被立體電容卡住；後者用氧化物甩掉電容，卻換來散熱關卡。公開事實是：台積電仍強調純邏輯代工，而 VLSI 2025 秀出的是後段金屬層上的氧化物 1T1C 測試方案——不是已經量產的 2T0C。

原始貼文在這：FB：台積電真的要做 3D DRAM 了？1T1C 對上 2T0C

發生了什麼

• 外媒報導台積電評估先進記憶體／3D DRAM；公司對媒體重申核心是 dedicated IC foundry（純晶圓代工）。
• VLSI 2025：台積電發表 BEOL 氧化物 1T1C 測試晶片——約 0.75 V、保持 >128 ms、讀寫 <8 ns、耐久 >10¹⁴，定位比 SRAM 更密的晶上記憶體。
• 學術界推進 IGZO 2T0C：2025 Science Advances 展示 8×8 立體陣列，保持 >100 秒。
• 粉專結論：1T1C 不是不好，是電容快立不上去；2T0C 不是完美，是熱與可靠度變成新戰場。

比喻：1T1C 電容像指甲蓋上的台北 101（深寬比 >50:1）。2T0C 拆掉水塔，改用兩顆氧化物電晶體的閘極寄生電容當小水桶——桶小，但幾乎不漏。

工程重點 1：1T1C 為什麼撞牆

1T1C 靠電容存電荷。面積越縮，電容只能長高，深寬比動輒超過 50:1；再 3D 化往往要把電容側躺進奈米狹縫。矽通道漏電大，每數十毫秒就要 Refresh，讀取還會破壞電荷必須回寫——AI 負載下，頻寬與功耗被這套更新儀式吃掉一大塊。

工程重點 2：2T0C 為什麼像為 AI 訂做

2T0C 乾脆不要實體電容：用 IGZO 等氧化物（能隙約 >3 eV）做電晶體，電荷暫存在閘極寄生電容。關斷漏電極低，保持可拉到數十～數百秒；製程約 300–400°C，適合長在 BEOL 金屬層，單層僅數十奈米。對代工廠，這比較像「在互連上再做電晶體」，不是去賣 DDR 顆粒。

工程重點 3：散熱——毯子蓋在火爐上

氧化物熱導率大約只有矽的 1% 量級。多層 2T0C 堆在數百瓦 GPU 頭頂，就像蓋保溫被；局部一過約 85°C（討論用警戒量級），漏電明顯惡化，「長效不漏」會塌。遷移率也較低，難取代 L1／L2，較適合大容量最後一級晶上快取。

工程重點 4：傳聞、論文、產品要分開

三件事：①台積電對商品 3D DRAM 的公開口徑仍是純代工；②它秀過的是 BEOL 氧化物 1T1C（仍有電容）；③2T0C／IGZO 立體陣列 以學術與研發為主，記憶體廠也在氧化物通道佈局多年。PBTS 造成的 Vth 漂移與專利網，都是量產前硬關。詳見FB 原文。

還缺什麼／待核

• 是否為客戶量產 2T0C／商品 3D DRAM：公司未確認，外媒屬傳聞。
• VLSI 2025 測試晶片的電容結構、氧化物配方、對接哪個邏輯節點：細節未全公開。
• 「約 85°C」與「熱導率約矽的 1%」為量級／討論用，非台積電產品規格。

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你覺得晶上記憶體最後走 2T0C，還是 BEOL 1T1C？留言聊聊。

資料來源：台積電 foundry 定位之媒體回應；2025 VLSI 氧化物 BEOL 1T1C 公開報導（0.75 V、>128 ms、<8 ns、>10¹⁴）；Science Advances 2025 IGZO 2T0C 陣列；DRAM 1T1C 深寬比／Refresh 產業背景；FB 粉專原文。
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台積電N2 GAA奈米片原理：懸空通道怎麼做出來不塌

重點先講：台積電 N2 是第一代 Nanosheet GAA（環繞式閘極）。電子顯微鏡剖面上，通道像「浮」在半空——但那不是魔術，而是一連串材料選擇性的工程：先長一疊 Si／SiGe 千層派，再把 SiGe 精準掏空，最後用原子層沉積把閘極灌進只有幾奈米的縫。最致命的一步是「拆鷹架」：只要用到液體，表面張力就能把奈米片吸黏報廢。

原始貼文在這：FB：台積電 N2 GAA 的奈米片，是怎麼「浮」起來的？

發生了什麼

• 台積電 N2 已於 2025 年第四季進入量產，是公司首個 GAA 奈米片節點；官方對比 N3E：同功耗速度 +10–15%，或同速度功耗 −25–30%，邏輯密度約 1.15 倍。
• 為何告別 FinFET：鰭片閘極只包三面，縮到 3 nm 以下，底部漏電與短通道效應壓不住；奈米片把通道橫躺、多層堆疊，閘極四面包覆，靜電控制更強。
• N2 另有 NanoFlex：同一晶片可混用不同高度的標準單元，在效能與面積之間微調——這是奈米片寬度可調帶來的設計彈性。
• 台積電沒公開 N2 的片數與厚度；業界展示（如 IBM 2021 年 2 nm 晶片）多為 3 層堆疊、單片約數奈米厚，本文以此為量級參考。

切面錯覺：垂直電流方向切通道中央，2D 剖面看不到支撐點；沿電流方向看，奈米片兩端牢牢接在源極／汲極磊晶上——像懸索橋，橋墩在兩端，中段騰空給閘極包覆。

工程重點 1：千層派——Si 和 SiGe 交替磊晶

製程起點是在矽晶圓上交替磊晶純 Si（未來的通道）與 SiGe（臨時鷹架），再一起蝕刻成鰭狀長條。關鍵在於兩種材料晶格相近、能連續長得很平整，但化學性質不同：後面的每一步，都靠「咬 SiGe、不碰 Si」的選擇性。Ge 濃度、層厚、退火熱預算都會改變後續蝕刻速率——文獻指出退火越熱，Ge 擴散越嚴重，SiGe 反而越難蝕。

工程重點 2：Inner Spacer——先築防火牆再拆鷹架

在源極／汲極磊晶長出之前，先從側面把 SiGe 往內咬掉幾奈米，形成凹槽，再填入氮化矽類介電質，這就是 Inner Spacer。它有兩個工作：電性上隔開未來的金屬閘極與源汲極，降低寄生電容、防短路；機械上，它是奈米片懸空時的「支撐墊」——模擬研究顯示 Inner Spacer 從 3 nm 變薄到 1 nm，奈米片中段形變會放大約 1.8 倍。凹槽深度在每一層要一致，學界報告氣相蝕刻能把各層差異壓到 1 nm 以下。

工程重點 3：拆鷹架為什麼一定要「乾」

Channel release 是把 SiGe 全部移除、讓 Si 片懸空的步驟。若用濕式藥水，乾燥時液體留在片與片之間，毛細力會把奈米片拉在一起黏死（stiction）。作者估算（非官方）：拉普拉斯壓力 ΔP ≈ 2γ/g，水的 γ ≈ 0.072 N/m、縫隙 g ≈ 10 nm，ΔP ≈ 14 MPa，約 140 大氣壓，壓在幾奈米厚的矽片上根本撐不住。所以產業走向非電漿的氣相乾式蝕刻：文獻報告 SiGe／Si 選擇比約 56–87，甚至 IBM 在 IEDM 2019 發表過對 SiGe25% 達 150:1 的乾蝕刻；矽片單側損失可壓在 1 nm 以下。

工程重點 4：ALD 原子級灌漿——閘極要鑽進縫裡

鷹架拆完，奈米片之間只剩數奈米空隙。接下來要在每一片的上下左右長出界面氧化層、high-k 介電與功函數金屬，厚度誤差以埃計——只有 ALD（原子層沉積）這種一次只長一層原子的方式辦得到。如果最下層片長得比上層薄，各片閾值電壓就會不一致，這也是 GAA 良率比 FinFET 難拉的原因之一。粉專把這四步濃縮成「疊積木、築防火牆、拆鷹架、原子級灌漿」：FB 原文。

還缺什麼／待核

• 台積電未公開 N2 的奈米片層數、厚度與 channel release 實際化學品；本文製程描述來自公開文獻與業界通用 GAA 流程。
• 14 MPa 毛細壓力為作者以理想潤濕、10 nm 縫隙的數量級估算，非量測值。
• 選擇比 56–87、150:1 為不同研究團隊的實驗結果，不代表台積電產線數據。
• N2 良率與成本台積電未逐一揭露，外界數字多為供應鏈傳聞。

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你覺得 GAA 量產最難的是「拆鷹架」還是「ALD 灌漿」？或是下一代 CFET 會更難？留言聊聊。

資料來源：台積電 N2 公開規格與量產說明；IEDM 2019 SiGe 乾式選擇性蝕刻論文；MDPI Nanomaterials 2026 Inner Spacer 與 channel release 氣相蝕刻研究；MDPI Electronics 2021 奈米片機械穩定性模擬；FB 粉專原文。標示「作者估算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1150392860845252
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CPO矽光子原理：為何矽不會發光，只能外掛InP雷射

重點先講：矽做得出奈米電晶體，卻發不出有效雷射光——因為它是間接帶隙半導體：電子復合時能量多變熱、少變光子。這是材料物理，不是台積電製程極限。所以今天的 Gen-1 CPO（Broadcom／台積電 COUPE 路徑）選擇「燈泡掛外面」：前面板可替換的 CW InP 外部雷射源（ELS）＋光纖進 PIC＋片上調變器刻 0/1。理想派想把 III–V 發光材料直接貼上矽，但 CTE、熱與老化仍挡量產。

原始貼文在這：FB：矽不會發光與 CPO 外掛雷射

發生了什麼

• 物理底線：矽＝間接帶隙 → 輻射復合效率極低。矽光子仍可在約 220 nm SOI 波導引導／調變近紅外光；偵測器常用 Ge-on-Si；雷射增益介質需 III–V（典型 InP）。
• Gen-1 CPO 架構：連續波（CW）外部雷射源模組（常為 InP）裝在前面板／可替換 ELS；光纖耦合進 PIC；片上調變器（microring／MZM／EAM）刻資料。雷射遠離高熱交換 ASIC；可熱插拔，不必整顆 CPO 報廢。
• 台積電 COUPE／CPO 公開敘事：CPO 量產約 2H2026；矽光子占光收發器市場份額 2027 年 >50%（副總 Hsu 引述見 Taipei Times／SEMICON Taiwan 報導）。點名瓶頸：雷射、光纖、連接器、光偵測器、封裝、光耦合、測試。
• NVIDIA Spectrum-X／Quantum-X CPO 產業報導（2026）：外掛 CW InP；一則對 Quantum-X800 類架構描述為多個 SiPh 引擎共用較少高功率 CW 雷射（約 4 引擎：1 雷射）相對可插拔每通道 EML——雷射顆數下降，高功率 CW InP 需求上升。Lumentum 曾談 CW 雷射供需缺口／溢價（財報評論）。
• 未來：台積電路徑圖（TechOrange／TechNews）提後期 CPO-OI 可在 COUPE 背面整合調變／放大／雷射——無量產日。III–V 鍵合上矽仍是理想，CTE／熱／可靠度挡量產。

一句話對照：主流派＝「燈泡掛外面」（ELS＋光纖＋片上調變）；理想派＝「把發光材料貼上矽」（III–V 異質整合）。前者已在 Gen-1 CPO 落地；後者研究熱、量產冷。

工程重點 1：間接帶隙不是「製程沒做好」

直接帶隙（InP、GaAs）電子與電洞可對齊動量直接復合發光；矽導帶底與價帶頂不在同一 k 點，復合常需聲子協助，效率極差——電流大多變熱。矽可當優秀波導與調變平台（約 220 nm SOI），卻不當本征雷射增益介質。把「CPO 外掛雷射」講成製程妥協，是把物理誤讀成工程偷懶。

工程重點 2：外掛 ELS＝用耦合損換可維修性與熱隔離

CW InP 放前面板可替換模組，代價是光纖耦合損與對準公差；好處是遠離交換 ASIC 熱區，老化／故障可換 ELS、不必報廢整顆 CPO。作者定性：ASIC 表面約 85–100°C、InP 偏好較涼接面時，毫米級共封裝會惡化臨界電流與壽命——熱動機方向說明，非量測 ΔT。粉專概括「燈泡掛外面」，方向正確。

工程重點 3：雷射「顆數」下降，不等於 InP 需求下降

可插拔常是每 lane 一顆 EML；CPO 共享 CW 架構可用少數高功率 CW InP 餵多個 SiPh 引擎。作者示意：1 顆分給 4 引擎 → 顆數約 −75%，分光前每顆約須 4× 光功率（非規格書）。故產業可同時說「顆數變少」與「高功率 CW InP 供需緊／溢價」（Lumentum 等財報評論）。

工程重點 4：異質整合是理想，CTE 與可靠度是帳單

InP 增益層鍵合上矽可縮光路、減耦合件，簡報很愛畫。實務上 III–V／矽 CTE 失配帶來應變與裂紋，加上高溫與老化，量產良率與現場壽命仍是硬牆。台積電路徑圖的後期 CPO-OI（光學中介層整合調變／放大／雷射）目前沒有公開量產日；在那之前 Gen-1「外掛 ELS」仍是可出貨路徑。粉專對照「燈泡掛外面」與「發光材料貼上矽」：FB 原文。

還缺什麼／待核

• CPO 2H2026 量產、SiPh 2027 市占 >50% 為公開敘事／報導引述，非本文審計的出貨數字。
• 「4 引擎：1 雷射」為特定架構報導描述，不宜外推成所有 CPO 產品的固定比。
• CPO-OI 整合雷射路徑圖無量產日；異質鍵合量產時程仍屬研究／產業展望。
• 作者熱動機與 4× 功率示意為定性／數量級，非實驗室量測或供應商規格書。

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矽光子與 CPO：光怎麼走進交換晶片

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

你覺得「燈泡掛外面」還能撐幾代 CPO，還是 III–V 異質整合會先破局？留言告訴我。

資料來源：間接帶隙／矽光子基礎物理；台積電 COUPE／CPO 公開敘事與 Taipei Times／SEMICON Taiwan 對 Hsu 副總引述；NVIDIA Spectrum-X／Quantum-X CPO 產業報導；Lumentum 等對 CW 雷射供需之財報評論；TechOrange／TechNews 對台積電 CPO-OI 路徑圖整理；FB 粉專原文。標示「作者估算」「報導稱」「公開敘事」者非官方出貨稽核數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」