台積電 A16 晶背供電白話說明：為什麼要把晶圓翻面？5 步驟看懂超級電軌 SPR

重點先講：一般晶片是「往上蓋樓」，所有電線都從屋頂那一側拉進來。台積電 1.6 奈米級的 A16，則是把整片晶圓翻面，從背面把電灌進電晶體，還得把晶圓磨到比頭髮還薄。這篇不談艱深公式，用裝潢的比喻一步步帶你看懂。（這題我在粉專先用一張圖講過：看原始 FB 貼文）

先講結論：A16 到底改了什麼？

• 電源線搬家：從晶片正面的金屬層，搬到晶圓背面，台積電叫它「超級電軌」（Super Power Rail，SPR）。
• 正面空出來：M1～M10 這些金屬層全部還給訊號線，佈線更寬鬆。
• 台積電公布（對比 N2P）：同功耗快 8～10%，或同速度省電 15～20%，密度約 1.07～1.10 倍。

1. 不及格的水電師傅：老問題出在哪？

想像一間房子，總電源粗線和網路細線全塞在同一個天花板線槽。房子小的時候還行，但晶片過去幾十年一路縮小，到 2 奈米等級，導線細到比病毒還小。電線一細，電阻就上升，電在半路被吃掉一截，送到電晶體時電壓已經不夠，工程師叫它 IR drop（壓降）；電源線也會發熱、干擾旁邊的訊號線。

📌 粉專圖上寫「白白燒掉 10～15% 電力」是幫助理解的說法，台積電沒有公布這個數字。業界設計時，通常會把壓降控制在供電電壓的一成左右當預算，意思相近，但不是「浪費掉的電」的實測值。

2. 天地分流：A16 的新裝潢

A16 的想法很像重新裝潢：天花板（正面）只走網路線，也就是訊號；地板暗管（背面）專門走粗電源線，再從底下垂直打洞，直接接到電晶體。台積電的特別之處在於背面電線是「直接接觸」電晶體的源極和汲極，不必繞路，這也是它比較難做的原因。

3. 五個步驟，看懂「把晶圓翻面」

步驟 ① 正面先蓋好一樓和天花板

跟平常一樣，在約 0.6～0.8 公釐厚的矽晶圓正面做出電晶體，再往上疊訊號金屬層。差別是這時不放主要的電源網路。

步驟 ② 黏上一片「載具晶圓」

等一下要把底座磨掉，晶圓會薄到撐不住，所以先把正面朝下，黏到另一片晶圓上當支架。

步驟 ③ 整片翻面

翻過來之後，原本的「底部」朝上，變成新的工作面。

步驟 ④ 磨到比頭髮還薄

用研磨加化學機械拋光（CMP），把原本幾百微米的矽底座幾乎全部去掉，只留電晶體附近極薄的一層。頭髮大約 50～100 微米粗，磨完的剩餘矽層遠比這薄得多。

步驟 ⑤ 在背面接電源

在背面開出極小的接點，對準上面的電晶體，再鍍上比較粗的電源金屬層，最後連到封裝。

4. 為什麼這麼難？

• 對準：翻面後要從背面精準對到奈米級的電晶體，差一點就接錯。
• 磨薄均勻度：整片 12 吋晶圓磨到極薄，厚度不均就會傷到電晶體。
• 散熱：電晶體上下都被金屬層和接合材料包住，熱比較難散出去。
• 成本與良率：多了接合、翻面、研磨和背面製程，步驟變多，每一步都會影響良率。

讀者常問 FAQ

Q：A16 是 1.6 奈米，所以電晶體縮小了嗎？
A：電晶體基礎沿用 N2P 的奈米片（GAA）架構，主要進步來自背面供電，「A16」是節點名稱，不是某個尺寸的實際長度。

Q：手機會用到嗎？
A：台積電把 A16 定位在 AI 和高效能運算（HPC），也就是線路複雜、耗電大的晶片。手機晶片短期主力還是 N2 系列。

Q：什麼時候量產？
A：說法有出入。台積電 2026 年 4 月技術論壇的路線圖寫 2027 年量產，但 VLSI 論文和 8 月台媒仍說 2026 年第四季，比較可能是「製程就緒」與「產品放量」的差別。

Q：Intel、三星也有嗎？
A：都有背面供電方案，Intel 叫 PowerVia。各家接法不同，台積電這種直接接觸的做法被認為最複雜。

還缺什麼／待核

• 第一批量產產品與客戶，台積電尚未正式公布，坊間的客戶名單都是供應鏈傳聞。
• 背面供電帶來的散熱代價有多大、要怎麼補救，目前公開數據有限。

延伸影片

背面供電解決的是晶片「內部」的電路問題，晶片做好後還要靠封裝把它們接在一起。想看下一步，可以看這支：

▶ @vkinng 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！揭秘 NVIDIA 瘋搶的封裝黑科技

你覺得「翻面＋磨薄」這五步裡，哪一步最可能卡住良率？歡迎留言。

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資料來源：TSMC A16 技術說明（tsmc.com）、2026 VLSI Symposium T1.5、TrendForce 2026/04/23、Seoul Economic Daily 2026/08/21。整理：vkinngworld ／ @vkinng。

台積電 SPR vs 台達電 VPD 比較：晶片級與機板級背面供電差在哪？1000A I²R 損耗計算

晶片級 vs 機板級：兩個「背面供電」

重點先講：「背面供電」這四個字最近同時出現在台積電和台達電的新聞裡，很多人以為是同一件事。其實一個在晶片內部（奈米級），一個在主機板上（毫米級）。這篇接著我粉專這則貼文 〈台積電SPR，台達電VPD都是背面供電，有何差異?〉，用工程數字算給你看：為什麼 AI 晶片吃到 1000A 時，兩個背面都少不了。

圖：晶粒級 SPR（左）與系統級 VPD（右）的供電路徑對照（@vkinng 粉專原圖）

發生了什麼

• 台積電 A16 / SPR：官方數據為相較 N2P，同電壓速度快 8–10%、同速度功耗降 15–20%、密度最多 1.10 倍。電源軌移到晶背，直接接到電晶體的 source/drain。
• 台達電 VPD：台達在 GTC 與 Computex 展示垂直供電模組，把 48V→0.8V 的 DC-DC 轉換放到 AI 晶片背面，官方說法是可減少 AI 加速器系統 5–15% 的能源損耗；2025/8 與英飛凌合作，採 OptiMOS 90A 功率級開發 VPD 模組。
• 兩者共同的邏輯：把電改走垂直的最短路徑，讓電流少走一段電阻。

一句話分工：SPR 解決「晶片裡最後一微米」，VPD 解決「機板上最後十公分」。前者是晶圓廠的製程，後者是電源廠和主機板、封裝設計的事。

工程重點 1：1000A 下的 I²R，為什麼每 0.1mΩ 都很貴

功率損耗 P = I²R。手機晶片吃幾安培，0.1mΩ 根本無感；但 AI GPU 核心電壓不到 1V、電流超過 1000A（英飛凌公開提到頂級 AI 晶片已達 2000A 以上）。代入算：

• 1000A × 0.1mΩ = 100mV 壓降，對 0.8V 核心等於 12.5% 的電壓預算直接沒了。
• (1000A)² × 0.1mΩ = 100W 熱，而且是發生在電路板上、還要另外散掉。
• 電流變 2 倍，損耗變 4 倍。這就是為什麼電流越大，越要把路徑砍短。

工程重點 2：主機板銅層的橫向電阻怎麼算

PCB 電源平面用「方塊電阻」估算：1oz 銅（約 35μm）大約 0.5mΩ/□。假設伺服器板用 10 層電源/地平面並聯，降到約 0.05mΩ/□。如果 VRM 放在板邊，電流要橫走 10cm、有效寬度 5cm，就是 2 個方塊 ≈ 0.1mΩ，剛好回到上面那個 100W 的例子（再加上去程與回程、過孔、接頭會更多）。

垂直供電把模組放到 GPU 正下方，電流只要穿過約 1–2mm 的板厚，靠大量並聯過孔上去，路徑電阻可以降一個數量級以上。粉專貼文裡的「220mV→5mV、18W→1.2W（省約 93%）」是用來說明量級的示意數字，台達官方公開的是「省 5–15% 系統損耗」與「TVR 效率 >94%」。

工程重點 3：VRM 位置演進，從板邊到正下方，再到封裝裡

• 第一代：橫向（Lateral）— VRM 圍在 CPU/GPU 四周，電流沿 PCB 平面流進來，最直觀也最好散熱。
• 第二代：垂直（Vertical）— 模組放在處理器背面，取代原本那裡的去耦電容；因為離負載近，暫態響應更快，電容電感需求也降低。
• 第三代：封裝內 / 晶片內（IVR）— 把最後一級穩壓做進封裝甚至晶粒，像 Intel 早年的 FIVR。電流在更高電壓下走到很近才降壓，但會把熱和面積塞回晶片附近。
• 而台積電 SPR 就是再往裡一層：電已經到了晶粒，最後從金屬層走到電晶體的那一小段也改走背面。

工程重點 4：兩層「背面」怎麼疊加，以及代價

把整條供電鏈想成串聯電阻：48V 匯流排 → 板上降壓 → 板上銅層 → 封裝載板 → 晶粒內金屬層 → 電晶體。VPD 砍的是「板上銅層」那段，SPR 砍的是「晶粒內金屬層」那段，兩者不重疊，所以效益可以相加。

• 空間紅利：GPU 四周不再被電感、MOSFET 包圍，可以讓給 HBM 堆疊與高速 SerDes 走線；晶粒正面的金屬層也全部還給訊號。
• 散熱取捨：VPD 等於把一個 1000W 等級轉換器的損耗熱（效率 94% 時仍有數十瓦）放到 GPU 背後，正面有冷板，背面也得處理；SPR 則因晶圓薄化、背面多了金屬，晶片內熱點與散熱路徑都要重新設計。
• 維修與良率：模組在 GPU 底下不易重工；SPR 則多了晶圓接合與薄化製程，成本與良率是代價。

還缺什麼／待核

• A16 量產時程各來源說法不一（2026 下半年到 2027），首發客戶仍屬供應鏈說法。
• 晶圓薄化到「約 3.5μm」與「220mV→5mV、18W→1.2W」屬貼文示意數字，查無台積電或台達電官方公開來源。
• 台達 VPD 實際導入哪一代 GPU 平台、量產規模，目前沒有官方公布。

延伸影片

AI 資料中心的供電，從電網一路到晶片都在升級，這兩支影片講的是前半段：

SST 固態變壓器革命：為何 AI 大廠寧願犧牲 99% 效率也要淘汰傳統變壓器？

AI 缺電怎麼救？SOFC 燃料電池 vs SMR 小型核能，台達電強勢參戰

你覺得下一步會是什麼：VRM 直接做進封裝，還是乾脆把電壓拉更高送到晶片旁邊？這題在粉專討論很熱，歡迎來留言聊聊 🙌

自己動手量「壓降」：工程師小工具

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來源：TSMC A16 技術說明；Delta 2024 GTC／Computex 2024 新聞稿；Infineon × Delta 2025/8/28 新聞稿；APEC 2025 TVR 論文摘要。文：vkinngworld ｜ YouTube @vkinng

台積電 A16 背面供電原理：SPR 超級電軌如何解決 IR Drop？與 Intel PowerVia 比較

重點先講：過去五十年，晶片的電源線和訊號線一直住在同一面，像一棟大樓把水管和電線全塞進同一條天花板線槽。製程縮到 2 奈米以下，這條線槽已經擠到影響效能。台積電 A16 的解法很直接：把整張供電網搬到晶圓背面，正面只跑訊號。這篇用工程角度拆開看：IR Drop 到底吃掉什麼、為什麼一定要翻到背面、SPR 跟 Intel PowerVia 差在哪，以及晶圓翻面之後冒出來的散熱和測試難題。

發生了什麼

• 官方規格：A16 = 奈米片電晶體 + Super Power Rail。對比 N2P，同 Vdd 速度 +8～10%、同速度功耗 −15～20%、晶片密度最高 1.10 倍（台積電的「晶片密度」是邏輯、SRAM、類比混合計算，Tom's Hardware 整理為 1.07～1.10 倍）。
• 時程：原訂 2026 下半年量產；2026 年 4 月北美技術論壇，台積電資深副總暨副共同營運長張曉強說 A16「2026 年就緒，但放量看客戶產品週期」，路線圖改列 2027 年。媒體報導量產落在高雄 F22 的 P4 廠。
• 誰會用：10/15 法說會上，法人問電力吃緊會不會讓更多客戶採用背面供電，魏哲家說看產品需求：部分 AI 加速器可能用，手機不會。外電報導 NVIDIA 的 Feynman GPU（約 2028 年）是首批客戶，但雙方都沒有正式證實。
• 對手：Intel 18A 的 PowerVia 已隨 Panther Lake 量產，背面供電是 Intel 先做出來的；三星規劃 2027 年在 SF2Z 導入。

圖：我在粉專做的〈傳統正面供電 vs 台積電 A16 背面供電〉圖解，原文在 這篇粉專貼文。這篇部落格把圖上沒空間講的物理和製程細節補完。

一句話看懂：正面供電＝電從屋頂進來、一路穿過十幾層樓梯才到地下室的機器；背面供電＝直接從地下室旁邊開一扇門把電送進去。路變短、管線變粗，壓降就變小，正面也空出來給訊號走。

工程重點 1：IR Drop 吃掉的不只是電，是電壓裕度

IR Drop 就是歐姆定律 V = I × R。AI 加速器核心電壓不到 1 V，功耗卻上千瓦，等於供電網要扛 上千安培。在 1000 A 下，供電路徑每多 0.05 mΩ 電阻，就多掉 50 mV，已經是 0.75 V 核心電壓的 6～7%。正面供電的電流要從頂層凸塊往下穿過十幾層金屬和一串通孔，最底下的 M0／M1 線寬只剩十幾奈米，銅在這種尺寸下電阻率還會因為表面散射往上升，越靠近電晶體的那幾段反而越細、越貴。

真正的代價在後面：設計時必須保證最遠、最忙的電晶體也拿得到足夠電壓，所以整顆晶片的供電電壓要往上墊。動態功耗跟電壓平方成正比（P ∝ C·V²·f），電壓多墊 5%，動態功耗就多約 10%。業界常見把 IR Drop 預算抓在 VDD 的 10% 左右（imec 的 A14 研究就是用這個目標）。背面供電能把這筆裕度收回來，這就是「同速度省電 15～20%」很大一部分的來源。

工程重點 2：SPR、PowerVia、埋入式電軌，三種背面供電差在「接到哪」

• 埋入式電軌（Buried Power Rail, BPR）：imec 早期提的路線，把電源軌埋到電晶體下方的基板裡，先解決標準單元裡電源軌佔空間的問題。電軌本身仍要靠正面或奈米級矽穿孔（nTSV）餵電，算是過渡方案。
• Intel PowerVia：從背面打奈米級 TSV，接到單元的接觸層（contact）。結構相對單純、成本較低。Intel 在 Intel 4 測試晶片上公布：平台電壓下降改善超過 30%、頻率 +6%、標準單元利用率超過 90%；18A 官網則寫最差動態壓降最多降 10 倍、區塊面積最多縮 11%。
• 台積電 SPR：背面接觸直接連到電晶體的源極／汲極，不必在單元裡留穿孔的位置。台積電說這樣能「維持閘極密度和元件寬度的設計彈性」。代價是製程最複雜、最貴，這也是為什麼台積電同時保留不帶 SPR 的 N2P／N2X 給不需要的客戶。

簡單說，PowerVia 是「從背面接到單元門口」，SPR 是「從背面直接接到電晶體本體」。路徑越短，電阻越低，正面空出來的繞線資源也越多，密度那 1.07～1.10 倍主要就是從這裡來。

工程重點 3：晶圓要「翻面、磨薄、對準」，每一步都是良率關卡

背面供電的通用流程大致是：先在正面做完電晶體和整套訊號金屬層 → 把正面鍵合到一片承載晶圓（carrier wafer）上 → 整片翻過來 → 把原本幾百微米厚的矽基板研磨、CMP、蝕刻到只剩極薄一層 → 在背面做接觸、通孔和背面金屬層（粉專圖上標的 BM0／BM1）→ 最後在背面長凸塊接封裝。

難點有三個：磨薄均勻度要控制到奈米等級，磨過頭會傷到電晶體；鍵合造成的晶圓變形會讓背面微影跟正面電晶體對不準，而 SPR 要直接打到源極／汲極，對準容錯比 PowerVia 更小；多出來的鍵合、薄化、背面金屬化步驟也拉長製程、推高成本。IDC 分析師就估，A16 真正的產能貢獻要等良率爬完，落在 2027 下半年到 2028 年。

工程重點 4：散熱路徑改變、除錯工具失明

傳統覆晶封裝的熱，是從電晶體穿過厚矽基板直接傳到散熱蓋。背面供電之後，電晶體被夾在中間：一邊是背面金屬和凸塊，另一邊是正面那十幾層以介電質為主的訊號層再加承載晶圓，而介電質導熱很差。熱點溫度怎麼壓、承載晶圓和鍵合層要不要用導熱更好的材料，是背面供電共同的課題。Intel 公布 PowerVia 時也特別提到，散熱和除錯是兩大新挑戰，需要另外開發緩解手法。

除錯也一樣：失效分析常用的雷射電壓探測、光子發射顯微鏡，本來是從晶片背面「透過矽」去看電晶體。現在背面被金屬供電網蓋住，這招行不通，量測和失效分析流程都要重做。對 AI 加速器這種動輒數百平方毫米的大晶片，這直接影響良率學習速度。

還缺什麼／待核

• 圖解裡「正面供電白白燒掉 10～15% 電力」是概念性說法，台積電沒有公布這個數字。比較有根據的說法是：IR Drop 設計預算常抓在 VDD 的 10% 左右，實際損失看設計和負載而定。
• 8～10% 和 15～20% 是台積電對 N2P 的「目標值」，二者擇一（同電壓拿速度，或同速度拿省電），不會同時拿滿；目前還沒有第三方實測的 A16 產品。
• NVIDIA Feynman 採用 A16 來自供應鏈報導，官方未證實；A16 晶圓價格、良率也都沒公開。

延伸影片

背面供電解決的是「一顆晶片裡面」的供電；當晶片開始往上疊，供電和散熱的問題會再放大一層。這兩支剛好可以接著看：

• TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來（Feynman 報導中也提到 SoIC 3D 堆疊）
• 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

想問你：背面供電讓晶片更快更省，但製程更貴、散熱更難。你覺得它會一直是 AI 晶片的專屬配備，還是幾年後連手機晶片也會跟進？

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手邊就能看到的 IR Drop：晶片裡的壓降要用模擬才看得到，但同一個 V = I × R 在你的充電線上也會發生。用 USB 電表或萬用表量量看，大電流時線尾電壓掉多少，就是最直觀的 IR Drop。

FNIRSI FNB-C2 USB PD 3.1 Type-C 快充測試儀 電壓電流表

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資料來源：台積電 HPC 先進技術頁（A16 規格）、台積電 2024 北美技術論壇新聞稿、Tom's Hardware（2026/4 路線圖）、鉅亨網 10/15 法說會摘要、Intel PowerVia 測試晶片、imec 背面供電 DTCO 研究。

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