NPO與CPO差異比較：差的不是距離是等級，台積電COUPE為何是終局

重點先講：很多人以為 NPO 和 CPO 只是「光模組離晶片近一點或遠一點」。其實兩者差的是製造等級：NPO 還是在 PCB 上做「系統組裝」，CPO 已經跨進「半導體封裝」。這一步跨過去，電訊號從走幾公分變成走幾毫米，交換器的功耗、可靠度、維修方式和供應鏈全部跟著改寫。

原始貼文在這：FB：NPO 跟 CPO，差的不是距離，是「等級」

發生了什麼

• NVIDIA 與台積電合作的 Spectrum-X Photonics CPO 交換器，採用台積電 COUPE 封裝，已開始出貨給特定夥伴，2026 下半年擴產；NVIDIA 宣稱相較可插拔光模組，功耗效率約 3.5 倍。
• TrendForce（2026-07）指出 Broadcom 51.2T Bailly CPO 交換器已量產，並點名光引擎良率與先進封裝產能是 CPO 擴產的主要瓶頸。
• 同時，Broadcom 也推出 VCSEL 版 NPO，主打約 1 pJ/bit 與可單獨更換，NPO 並沒有退場。
• 延伸閱讀：上一篇我們拆了 CPO 接收端的鍺光偵測器，CPO鍺光偵測器原理。

一張表看懂：
NPO：光引擎與 ASIC 各自封裝 → 同一塊 PCB → 銅線約 1–10 cm → 系統組裝、可單獨更換。
CPO：光引擎與 ASIC 同一個封裝（載板或中介層）→ 微凸塊／TSV → 電訊號約毫米級 → 半導體封裝、壞了不好修。

工程重點 1：真正被縮短的是「電的那一段」

光纖傳幾百公尺都不怕，怕的是光變回電之前那段高速銅線。200G 級 SerDes 在 PCB 上每多走一公分，損耗就往上疊，於是要靠 DSP、Retimer 去補。產業整理資料指出 NPO 的通道損耗可壓在 13 dB 以下；NVIDIA 則說 CPO 把電損耗降到約 4 dB。差幾個 dB，就決定了要不要放那顆耗電的 DSP。

工程重點 2：省下的電，用 pJ/bit 算最清楚

業界常引用的區間是：可插拔模組約 15–20 pJ/bit，CPO 約 5–10 pJ/bit。作者換算（非官方）：一台 102.4 Tb/s 交換器的光互連，15 pJ/bit 約 1,536 W，5 pJ/bit 約 512 W，一台就差上千瓦；十萬台規模的 AI 叢集，差距是 MW 級。原貼文提到 NPO 省電約 15–25%、CPO 約 30–50%，屬於粗估區間，實際要看世代與架構。

工程重點 3：「系統組裝」與「半導體封裝」的良率邏輯完全不同

NPO 的光引擎可以先單獨測試、單獨更換，壞了換一塊就好。CPO 則要在封裝前確保每顆光引擎都是 known-good，因為封進去後，一顆光引擎或一排微凸塊出事，可能整顆高價封裝一起報廢。這也是為什麼雷射被刻意留在外面（外部雷射源 ELS）：最容易老化的零件不放進封裝裡。

工程重點 4：CPO 和 AI 晶片搶同一條封裝產線

CPO 一旦依賴 COUPE 這類 2.5D／3D 封裝，就得跟 GPU 搶同一批先進封裝產能。TrendForce 把這列為三大瓶頸之一。另一個難點是熱：光學元件怕熱，和幾百瓦的交換晶片零距離，Spectrum-X Photonics 機箱因此採用液冷。這也解釋了為什麼台積電是 CPO 的關鍵，不只是代工晶片，而是把光和電「封」在一起的那個人。

還缺什麼／待核

• NPO 目前沒有統一的公開 pJ/bit 數字；Broadcom VCSEL NPO 約 1 pJ/bit 屬廠商說法，且多為多模短距離應用，和單模矽光 CPO 不能直接比。
• NVIDIA 的 3.5 倍是網路層級的整體數字，包含拿掉主機端 Retimer，不只是光模組本身。
• 本文 1,536 W／512 W 為作者以業界區間換算，非實測值。
• CPO 的維修模式（換整台交換器或換板）與長期可靠度，仍待大規模部署驗證。

延伸影片

矽光子與 CPO

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

NPO 是撐到 CPO 成熟的過渡，還是會長期並存？如果你是資料中心維運，你會選哪一個？留言聊聊。

資料來源：NVIDIA Technical Blog〈Scaling AI Factories with Co-Packaged Optics〉；NVIDIA 2025-03-18 新聞稿；TrendForce 2026-07-27 CPO 報告；Taiwan News 2026-06-04；Broadcom VCSEL NPO 技術文章；FB 粉專原文。標示「作者換算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1156573600227178
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

CPO鍺光偵測器原理：矽看不見光，台積電怎麼讓晶片收到訊號

重點先講：CPO 把光引擎塞進交換器封裝裡，但接收端有個物理上的尷尬：矽對通訊波長的紅外光幾乎是透明的。光跑了好幾公尺抵達晶片，矽卻「看不見」它。解法是在矽波導上方長一塊鍺（Ge），讓鍺當晶片的眼睛：把光吸進去、轉成電流，再交給放大器還原成 0 與 1。

原始貼文在這：FB：CPO最尷尬的秘密：矽晶片本身，根本看不見光！

發生了什麼

• NVIDIA 已宣布採用台積電 COUPE（緊湊型通用光子引擎）光引擎的 Spectrum-X 矽光子交換器進入量產；台積電也表示 COUPE 共封裝方案 2026 年量產。
• COUPE 用 SoIC 把電子晶片（EIC）面對面疊在 65 nm 矽光晶片（PIC）上，發射端用微環調制器，接收端靠鍺光偵測器（GePD）。
• 公開簡報列出的 COUPE GePD 規格：110 GHz 頻寬、4.5 nA 暗電流；另有產業整理報告引述響應度約 1.0 A/W。
• 11/07 我們寫過發射端「矽不會發光、只能外接雷射」；今天補上另一半：接收端「矽也收不到光」。

一句話物理：半導體只吸收能量大於能隙的光子。矽能隙 1.12 eV，截止波長約 1.1 µm；1310 nm 光子只有約 0.95 eV，不夠把矽的電子踢上去。鍺的直接能隙約 0.80 eV（對應約 1550 nm），剛好吃得下 O-band 與 C-band。

工程重點 1：光先在 220 nm 的矽波導裡跑

光從光纖耦合進晶片後，在 SOI 頂層約 220 nm 厚、約 500 nm 寬的矽波導裡傳。矽在這裡的角色是「水管」：正因為它不吸 1310 nm，才能把光低損耗地送到偵測器前面。換句話說，矽看不見光這個缺點，在傳輸段反而是優點。

工程重點 2：鍺塊陷阱——漸逝波把光「吸」上去

偵測區的矽波導上方磊晶一塊鍺。鍺折射率（約 4.2）比矽（約 3.5）高，光場會往高折射率區偏，透過漸逝波耦合一路斜爬進鍺層，邊走邊被吸收。作者估算（非官方）：鍺在 1310 nm 的吸收係數約 7,000–9,000 /cm 量級，吸收長度約 1–1.5 µm，所以幾十微米長的鍺塊就能把絕大部分光吃光，同時保持元件小、電容低。

工程重點 3：反向偏壓把電子電洞拉開——頻寬與暗電流的拉鋸

光子被鍺吸收後產生電子與電洞，兩側 P／N 摻雜加反向偏壓，電場把它們迅速拉開，形成微弱的光電流。作者換算：理想響應度上限 R = λ(µm)/1.24，1310 nm 約 1.06 A/W；若實測 1.0 A/W，代表量子效率約 95%。難點在鍺與矽晶格差約 4%，介面會長出穿隧差排，變成漏電路徑——暗電流就是雜訊底。110 GHz 頻寬配 4.5 nA 暗電流，代表空乏區夠薄、缺陷也壓得夠低。

工程重點 4：SoIC 讓 TIA 貼著偵測器——省下的是雷射電

光電流只有微安級，要靠轉阻放大器（TIA）轉成電壓。走線越長、寄生電容越大，TIA 越難放大，雷射就得打更亮。台積電在 ECTC 2024 論文指出，COUPE 的 SoIC 低電容接合提升 TIA 靈敏度，雷射功耗可降 40% 以上。這也接回 11/07 那篇：外接雷射是 CPO 的耗電大戶，接收端越靈敏，雷射就能越省。

還缺什麼／待核

• COUPE 量產版 GePD 的實際響應度、暗電流分佈與良率，台積電未逐項公開；本文規格來自公開簡報與產業整理。
• 吸收係數、吸收長度、95% 量子效率均為作者以教科書數值估算，非量測值。
• 天下雜誌報導台積電的鍺矽感測技術曾登上 Nature，細節以原文為準。
• 光纖對位、溫控微環、CPO 維修性仍是量產後的真正考驗。

延伸影片

矽光子與 CPO

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

矽不會發光、也看不見光，CPO 卻還是用矽當主角。你覺得下一個卡關點是光纖對位、微環溫控，還是良率？留言聊聊。

資料來源：台積電 COUPE 公開規格（Swissphotonics 2025 CPO 簡報整理）；IEEE ECTC 2024 COUPE 論文；SemiWiki〈How TSMC Is Wiring the AI Era With Light〉；天下雜誌英文版 2026-08-24 報導；FB 粉專原文。標示「作者估算／換算」者非官方數字。
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台積電2T0C記憶體原理：1T1C撞牆後為何改堆氧化物

重點先講：傳聞說「台積電要做 3D DRAM」，先分清兩條路：1T1C（1 電晶體 + 1 電容）對上 2T0C（2 電晶體、0 電容）。前者被立體電容卡住；後者用氧化物甩掉電容，卻換來散熱關卡。公開事實是：台積電仍強調純邏輯代工，而 VLSI 2025 秀出的是後段金屬層上的氧化物 1T1C 測試方案——不是已經量產的 2T0C。

原始貼文在這：FB：台積電真的要做 3D DRAM 了？1T1C 對上 2T0C

發生了什麼

• 外媒報導台積電評估先進記憶體／3D DRAM；公司對媒體重申核心是 dedicated IC foundry（純晶圓代工）。
• VLSI 2025：台積電發表 BEOL 氧化物 1T1C 測試晶片——約 0.75 V、保持 >128 ms、讀寫 <8 ns、耐久 >10¹⁴，定位比 SRAM 更密的晶上記憶體。
• 學術界推進 IGZO 2T0C：2025 Science Advances 展示 8×8 立體陣列，保持 >100 秒。
• 粉專結論：1T1C 不是不好，是電容快立不上去；2T0C 不是完美，是熱與可靠度變成新戰場。

比喻：1T1C 電容像指甲蓋上的台北 101（深寬比 >50:1）。2T0C 拆掉水塔，改用兩顆氧化物電晶體的閘極寄生電容當小水桶——桶小，但幾乎不漏。

工程重點 1：1T1C 為什麼撞牆

1T1C 靠電容存電荷。面積越縮，電容只能長高，深寬比動輒超過 50:1；再 3D 化往往要把電容側躺進奈米狹縫。矽通道漏電大，每數十毫秒就要 Refresh，讀取還會破壞電荷必須回寫——AI 負載下，頻寬與功耗被這套更新儀式吃掉一大塊。

工程重點 2：2T0C 為什麼像為 AI 訂做

2T0C 乾脆不要實體電容：用 IGZO 等氧化物（能隙約 >3 eV）做電晶體，電荷暫存在閘極寄生電容。關斷漏電極低，保持可拉到數十～數百秒；製程約 300–400°C，適合長在 BEOL 金屬層，單層僅數十奈米。對代工廠，這比較像「在互連上再做電晶體」，不是去賣 DDR 顆粒。

工程重點 3：散熱——毯子蓋在火爐上

氧化物熱導率大約只有矽的 1% 量級。多層 2T0C 堆在數百瓦 GPU 頭頂，就像蓋保溫被；局部一過約 85°C（討論用警戒量級），漏電明顯惡化，「長效不漏」會塌。遷移率也較低，難取代 L1／L2，較適合大容量最後一級晶上快取。

工程重點 4：傳聞、論文、產品要分開

三件事：①台積電對商品 3D DRAM 的公開口徑仍是純代工；②它秀過的是 BEOL 氧化物 1T1C（仍有電容）；③2T0C／IGZO 立體陣列 以學術與研發為主，記憶體廠也在氧化物通道佈局多年。PBTS 造成的 Vth 漂移與專利網，都是量產前硬關。詳見FB 原文。

還缺什麼／待核

• 是否為客戶量產 2T0C／商品 3D DRAM：公司未確認，外媒屬傳聞。
• VLSI 2025 測試晶片的電容結構、氧化物配方、對接哪個邏輯節點：細節未全公開。
• 「約 85°C」與「熱導率約矽的 1%」為量級／討論用，非台積電產品規格。

延伸影片

記憶體為什麼一直漲？揭秘那個害你買不起電腦的「幕後黑手」｜HBM vs DDR 產能大戰

TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

你覺得晶上記憶體最後走 2T0C，還是 BEOL 1T1C？留言聊聊。

資料來源：台積電 foundry 定位之媒體回應；2025 VLSI 氧化物 BEOL 1T1C 公開報導（0.75 V、>128 ms、<8 ns、>10¹⁴）；Science Advances 2025 IGZO 2T0C 陣列；DRAM 1T1C 深寬比／Refresh 產業背景；FB 粉專原文。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1154136300470908
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」