台積電 SPR vs 台達電 VPD 比較：晶片級與機板級背面供電差在哪？1000A I²R 損耗計算

晶片級 vs 機板級：兩個「背面供電」

重點先講：「背面供電」這四個字最近同時出現在台積電和台達電的新聞裡，很多人以為是同一件事。其實一個在晶片內部（奈米級），一個在主機板上（毫米級）。這篇接著我粉專這則貼文 〈台積電SPR，台達電VPD都是背面供電，有何差異?〉，用工程數字算給你看：為什麼 AI 晶片吃到 1000A 時，兩個背面都少不了。

圖：晶粒級 SPR（左）與系統級 VPD（右）的供電路徑對照（@vkinng 粉專原圖）

發生了什麼

• 台積電 A16 / SPR：官方數據為相較 N2P，同電壓速度快 8–10%、同速度功耗降 15–20%、密度最多 1.10 倍。電源軌移到晶背，直接接到電晶體的 source/drain。
• 台達電 VPD：台達在 GTC 與 Computex 展示垂直供電模組，把 48V→0.8V 的 DC-DC 轉換放到 AI 晶片背面，官方說法是可減少 AI 加速器系統 5–15% 的能源損耗；2025/8 與英飛凌合作，採 OptiMOS 90A 功率級開發 VPD 模組。
• 兩者共同的邏輯：把電改走垂直的最短路徑，讓電流少走一段電阻。

一句話分工：SPR 解決「晶片裡最後一微米」，VPD 解決「機板上最後十公分」。前者是晶圓廠的製程，後者是電源廠和主機板、封裝設計的事。

工程重點 1：1000A 下的 I²R，為什麼每 0.1mΩ 都很貴

功率損耗 P = I²R。手機晶片吃幾安培，0.1mΩ 根本無感；但 AI GPU 核心電壓不到 1V、電流超過 1000A（英飛凌公開提到頂級 AI 晶片已達 2000A 以上）。代入算：

• 1000A × 0.1mΩ = 100mV 壓降，對 0.8V 核心等於 12.5% 的電壓預算直接沒了。
• (1000A)² × 0.1mΩ = 100W 熱，而且是發生在電路板上、還要另外散掉。
• 電流變 2 倍，損耗變 4 倍。這就是為什麼電流越大，越要把路徑砍短。

工程重點 2：主機板銅層的橫向電阻怎麼算

PCB 電源平面用「方塊電阻」估算：1oz 銅（約 35μm）大約 0.5mΩ/□。假設伺服器板用 10 層電源/地平面並聯，降到約 0.05mΩ/□。如果 VRM 放在板邊，電流要橫走 10cm、有效寬度 5cm，就是 2 個方塊 ≈ 0.1mΩ，剛好回到上面那個 100W 的例子（再加上去程與回程、過孔、接頭會更多）。

垂直供電把模組放到 GPU 正下方，電流只要穿過約 1–2mm 的板厚，靠大量並聯過孔上去，路徑電阻可以降一個數量級以上。粉專貼文裡的「220mV→5mV、18W→1.2W（省約 93%）」是用來說明量級的示意數字，台達官方公開的是「省 5–15% 系統損耗」與「TVR 效率 >94%」。

工程重點 3：VRM 位置演進，從板邊到正下方，再到封裝裡

• 第一代：橫向（Lateral）— VRM 圍在 CPU/GPU 四周，電流沿 PCB 平面流進來，最直觀也最好散熱。
• 第二代：垂直（Vertical）— 模組放在處理器背面，取代原本那裡的去耦電容；因為離負載近，暫態響應更快，電容電感需求也降低。
• 第三代：封裝內 / 晶片內（IVR）— 把最後一級穩壓做進封裝甚至晶粒，像 Intel 早年的 FIVR。電流在更高電壓下走到很近才降壓，但會把熱和面積塞回晶片附近。
• 而台積電 SPR 就是再往裡一層：電已經到了晶粒，最後從金屬層走到電晶體的那一小段也改走背面。

工程重點 4：兩層「背面」怎麼疊加，以及代價

把整條供電鏈想成串聯電阻：48V 匯流排 → 板上降壓 → 板上銅層 → 封裝載板 → 晶粒內金屬層 → 電晶體。VPD 砍的是「板上銅層」那段，SPR 砍的是「晶粒內金屬層」那段，兩者不重疊，所以效益可以相加。

• 空間紅利：GPU 四周不再被電感、MOSFET 包圍，可以讓給 HBM 堆疊與高速 SerDes 走線；晶粒正面的金屬層也全部還給訊號。
• 散熱取捨：VPD 等於把一個 1000W 等級轉換器的損耗熱（效率 94% 時仍有數十瓦）放到 GPU 背後，正面有冷板，背面也得處理；SPR 則因晶圓薄化、背面多了金屬，晶片內熱點與散熱路徑都要重新設計。
• 維修與良率：模組在 GPU 底下不易重工；SPR 則多了晶圓接合與薄化製程，成本與良率是代價。

還缺什麼／待核

• A16 量產時程各來源說法不一（2026 下半年到 2027），首發客戶仍屬供應鏈說法。
• 晶圓薄化到「約 3.5μm」與「220mV→5mV、18W→1.2W」屬貼文示意數字，查無台積電或台達電官方公開來源。
• 台達 VPD 實際導入哪一代 GPU 平台、量產規模，目前沒有官方公布。

延伸影片

AI 資料中心的供電，從電網一路到晶片都在升級，這兩支影片講的是前半段：

SST 固態變壓器革命：為何 AI 大廠寧願犧牲 99% 效率也要淘汰傳統變壓器？

AI 缺電怎麼救？SOFC 燃料電池 vs SMR 小型核能，台達電強勢參戰

你覺得下一步會是什麼：VRM 直接做進封裝，還是乾脆把電壓拉更高送到晶片旁邊？這題在粉專討論很熱，歡迎來留言聊聊 🙌

自己動手量「壓降」：工程師小工具

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來源：TSMC A16 技術說明；Delta 2024 GTC／Computex 2024 新聞稿；Infineon × Delta 2025/8/28 新聞稿；APEC 2025 TVR 論文摘要。文：vkinngworld ｜ YouTube @vkinng

台積電 A16 背面供電原理：SPR 超級電軌如何解決 IR Drop？與 Intel PowerVia 比較

重點先講：過去五十年，晶片的電源線和訊號線一直住在同一面，像一棟大樓把水管和電線全塞進同一條天花板線槽。製程縮到 2 奈米以下，這條線槽已經擠到影響效能。台積電 A16 的解法很直接：把整張供電網搬到晶圓背面，正面只跑訊號。這篇用工程角度拆開看：IR Drop 到底吃掉什麼、為什麼一定要翻到背面、SPR 跟 Intel PowerVia 差在哪，以及晶圓翻面之後冒出來的散熱和測試難題。

發生了什麼

• 官方規格：A16 = 奈米片電晶體 + Super Power Rail。對比 N2P，同 Vdd 速度 +8～10%、同速度功耗 −15～20%、晶片密度最高 1.10 倍（台積電的「晶片密度」是邏輯、SRAM、類比混合計算，Tom's Hardware 整理為 1.07～1.10 倍）。
• 時程：原訂 2026 下半年量產；2026 年 4 月北美技術論壇，台積電資深副總暨副共同營運長張曉強說 A16「2026 年就緒，但放量看客戶產品週期」，路線圖改列 2027 年。媒體報導量產落在高雄 F22 的 P4 廠。
• 誰會用：10/15 法說會上，法人問電力吃緊會不會讓更多客戶採用背面供電，魏哲家說看產品需求：部分 AI 加速器可能用，手機不會。外電報導 NVIDIA 的 Feynman GPU（約 2028 年）是首批客戶，但雙方都沒有正式證實。
• 對手：Intel 18A 的 PowerVia 已隨 Panther Lake 量產，背面供電是 Intel 先做出來的；三星規劃 2027 年在 SF2Z 導入。

圖：我在粉專做的〈傳統正面供電 vs 台積電 A16 背面供電〉圖解，原文在 這篇粉專貼文。這篇部落格把圖上沒空間講的物理和製程細節補完。

一句話看懂：正面供電＝電從屋頂進來、一路穿過十幾層樓梯才到地下室的機器；背面供電＝直接從地下室旁邊開一扇門把電送進去。路變短、管線變粗，壓降就變小，正面也空出來給訊號走。

工程重點 1：IR Drop 吃掉的不只是電，是電壓裕度

IR Drop 就是歐姆定律 V = I × R。AI 加速器核心電壓不到 1 V，功耗卻上千瓦，等於供電網要扛 上千安培。在 1000 A 下，供電路徑每多 0.05 mΩ 電阻，就多掉 50 mV，已經是 0.75 V 核心電壓的 6～7%。正面供電的電流要從頂層凸塊往下穿過十幾層金屬和一串通孔，最底下的 M0／M1 線寬只剩十幾奈米，銅在這種尺寸下電阻率還會因為表面散射往上升，越靠近電晶體的那幾段反而越細、越貴。

真正的代價在後面：設計時必須保證最遠、最忙的電晶體也拿得到足夠電壓，所以整顆晶片的供電電壓要往上墊。動態功耗跟電壓平方成正比（P ∝ C·V²·f），電壓多墊 5%，動態功耗就多約 10%。業界常見把 IR Drop 預算抓在 VDD 的 10% 左右（imec 的 A14 研究就是用這個目標）。背面供電能把這筆裕度收回來，這就是「同速度省電 15～20%」很大一部分的來源。

工程重點 2：SPR、PowerVia、埋入式電軌，三種背面供電差在「接到哪」

• 埋入式電軌（Buried Power Rail, BPR）：imec 早期提的路線，把電源軌埋到電晶體下方的基板裡，先解決標準單元裡電源軌佔空間的問題。電軌本身仍要靠正面或奈米級矽穿孔（nTSV）餵電，算是過渡方案。
• Intel PowerVia：從背面打奈米級 TSV，接到單元的接觸層（contact）。結構相對單純、成本較低。Intel 在 Intel 4 測試晶片上公布：平台電壓下降改善超過 30%、頻率 +6%、標準單元利用率超過 90%；18A 官網則寫最差動態壓降最多降 10 倍、區塊面積最多縮 11%。
• 台積電 SPR：背面接觸直接連到電晶體的源極／汲極，不必在單元裡留穿孔的位置。台積電說這樣能「維持閘極密度和元件寬度的設計彈性」。代價是製程最複雜、最貴，這也是為什麼台積電同時保留不帶 SPR 的 N2P／N2X 給不需要的客戶。

簡單說，PowerVia 是「從背面接到單元門口」，SPR 是「從背面直接接到電晶體本體」。路徑越短，電阻越低，正面空出來的繞線資源也越多，密度那 1.07～1.10 倍主要就是從這裡來。

工程重點 3：晶圓要「翻面、磨薄、對準」，每一步都是良率關卡

背面供電的通用流程大致是：先在正面做完電晶體和整套訊號金屬層 → 把正面鍵合到一片承載晶圓（carrier wafer）上 → 整片翻過來 → 把原本幾百微米厚的矽基板研磨、CMP、蝕刻到只剩極薄一層 → 在背面做接觸、通孔和背面金屬層（粉專圖上標的 BM0／BM1）→ 最後在背面長凸塊接封裝。

難點有三個：磨薄均勻度要控制到奈米等級，磨過頭會傷到電晶體；鍵合造成的晶圓變形會讓背面微影跟正面電晶體對不準，而 SPR 要直接打到源極／汲極，對準容錯比 PowerVia 更小；多出來的鍵合、薄化、背面金屬化步驟也拉長製程、推高成本。IDC 分析師就估，A16 真正的產能貢獻要等良率爬完，落在 2027 下半年到 2028 年。

工程重點 4：散熱路徑改變、除錯工具失明

傳統覆晶封裝的熱，是從電晶體穿過厚矽基板直接傳到散熱蓋。背面供電之後，電晶體被夾在中間：一邊是背面金屬和凸塊，另一邊是正面那十幾層以介電質為主的訊號層再加承載晶圓，而介電質導熱很差。熱點溫度怎麼壓、承載晶圓和鍵合層要不要用導熱更好的材料，是背面供電共同的課題。Intel 公布 PowerVia 時也特別提到，散熱和除錯是兩大新挑戰，需要另外開發緩解手法。

除錯也一樣：失效分析常用的雷射電壓探測、光子發射顯微鏡，本來是從晶片背面「透過矽」去看電晶體。現在背面被金屬供電網蓋住，這招行不通，量測和失效分析流程都要重做。對 AI 加速器這種動輒數百平方毫米的大晶片，這直接影響良率學習速度。

還缺什麼／待核

• 圖解裡「正面供電白白燒掉 10～15% 電力」是概念性說法，台積電沒有公布這個數字。比較有根據的說法是：IR Drop 設計預算常抓在 VDD 的 10% 左右，實際損失看設計和負載而定。
• 8～10% 和 15～20% 是台積電對 N2P 的「目標值」，二者擇一（同電壓拿速度，或同速度拿省電），不會同時拿滿；目前還沒有第三方實測的 A16 產品。
• NVIDIA Feynman 採用 A16 來自供應鏈報導，官方未證實；A16 晶圓價格、良率也都沒公開。

延伸影片

背面供電解決的是「一顆晶片裡面」的供電；當晶片開始往上疊，供電和散熱的問題會再放大一層。這兩支剛好可以接著看：

• TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來（Feynman 報導中也提到 SoIC 3D 堆疊）
• 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

想問你：背面供電讓晶片更快更省，但製程更貴、散熱更難。你覺得它會一直是 AI 晶片的專屬配備，還是幾年後連手機晶片也會跟進？

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手邊就能看到的 IR Drop：晶片裡的壓降要用模擬才看得到，但同一個 V = I × R 在你的充電線上也會發生。用 USB 電表或萬用表量量看，大電流時線尾電壓掉多少，就是最直觀的 IR Drop。

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資料來源：台積電 HPC 先進技術頁（A16 規格）、台積電 2024 北美技術論壇新聞稿、Tom's Hardware（2026/4 路線圖）、鉅亨網 10/15 法說會摘要、Intel PowerVia 測試晶片、imec 背面供電 DTCO 研究。

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GaN 雙向開關原理：Enphase 固態變壓器 13.8kV 直轉 800V，為何不用 SiC？

 

重點先講：這週有兩則新聞要放在一起看。10/26 Infineon 宣布要供應全球首款 900 V GaN 單晶雙向開關（Bidirectional Switch, BDS）給 Enphase；10/27 Enphase 就公布它的固態變壓器（IQ SST）完成 13.8 kV 交流直轉 800 V 直流的展示。大家印象中，中壓電力電子是碳化矽（SiC）的地盤，這次卻是 GaN 用「串聯拆電壓＋雙向開關」的打法闖進來。

發生了什麼

• Infineon（10/26）：CoolGaN 900 V 單晶雙向開關已完成測試，正整合進 Enphase IQ SST 產品開發，量產驗證（production qualification）還在後面。兩家之前已在 Enphase IQ9 微型逆變器上合作 650 V GaN BDS。
• Enphase（10/27）：Austin 實驗室展示 132 個功率模組、每相 44 個串聯，13.8 kV AC 轉 800 VDC，負載階躍（模擬 AI 機櫃負載急變）下輸出穩定；官方說每個模組只承受「幾百伏」。
• 每個模組額定 5.5 kW，內含 GaN 開關、第五代 Kestrel ASIC（22 nm）和自製高頻變壓器；官網寫高頻運作 >250 kHz、峰值效率 >98.5%。
• 下一步：「未來幾週」挑戰 34.5 kV；2026 年底前展示 MW 級完整機櫃，2027 客戶試點，2028 量產出貨（4 月公告的時程）。

一句話看懂：傳統做法是「60 Hz 大變壓器降壓 → 整流 → 再 DC/DC」多級串起來；SST 是把中壓交流切碎給一堆小模組，每個模組用高頻變壓器隔離後直接輸出直流。開關元件不必耐 13.8 kV，只要耐住自己分到的那幾百伏。

工程重點 1：13.8 kV 分給 44 個模組，每個只剩約 250 V

13.8 kV 是線電壓有效值。假設三相各一串、接成星形（Y），相電壓 = 13.8 ÷ √3 ≈ 7.97 kV rms，峰值 ≈ 7.97 × √2 ≈ 11.3 kV。除以 44 個串聯模組，每個大約 256 V 峰值。就算改成三角形（Δ）接法，每串吃線電壓峰值 19.5 kV，平均也只有約 444 V。兩種算法都落在 Enphase 說的「幾百伏」。

再對照 4 月公告的 1.25 MW 機櫃：342 個模組 ÷ 3 相 = 114 個／相。若對應 34.5 kV 等級，相電壓峰值 ≈ 34.5 ÷ √3 × √2 ≈ 28.2 kV，÷114 ≈ 247 V。兩組數字幾乎一樣，說明 Enphase 的設計邏輯是「每個模組固定吃約 250 V，電壓等級越高就串越多個」。（接法與對應關係是作者推估，官方未公開拓樸細節。）

工程重點 2：為什麼一定要「雙向」開關？

一般 MOSFET 或 GaN HEMT 只能單方向擋電壓，反方向有體二極體（或等效通道）會導通。交流電正負半週輪流來，想讓交流不先整流就直接送進高頻變壓器（單級轉換），開關就必須兩個方向都擋得住、也都能導通。傳統解法是兩顆開關背對背（back-to-back）串起來。

背對背的代價很直接：兩顆串聯，導通電阻相加。理想化估算，要讓總電阻等於一顆單向開關的 R，每顆得做到 R/2，晶片面積各變 2 倍，總面積約 4 倍。Infineon 的單晶 BDS 是「共汲極、雙閘極」結構，兩個方向共用同一段漂移區（drift region）來擋電壓，高壓元件裡最大宗的漂移區電阻只算一次，所以晶片小很多（官方只說 die size 較小，沒給倍數；4 倍是作者的理想化推算）。它還有四種模式：雙向導通、雙向阻斷，以及兩種「可控二極體」模式，專門配合軟切換。

工程重點 3：從 650 V 拉到 900 V，多出來的 250 V 用在哪？

Infineon 新聞稿點名一個應用：美國 480 V 三相商用太陽能逆變器，可以做「線對線」設計。算一下就懂：480 V 線電壓峰值 = 480 × √2 ≈ 679 V，已經超過 650 V，還沒算切換時的電壓過衝。900 V 才有足夠餘裕直接跨在線電壓上，開關數量跟轉換級數都能減少。

放回 SST，Enphase CTO 的說法是「更多電壓餘裕，同時保留高頻切換的好處，可以拿掉轉換級」。在 SiC 擅長的 1200 V 以上，GaN 還不是對手；但在「每個模組幾百伏、切得越快磁性元件越小」的分散式架構裡，900 V GaN 剛好卡進甜蜜點。

工程重點 4：高頻變壓器與發熱帳

變壓器要承受的伏秒（V·s）跟頻率成反比。從 60 Hz 拉到 250 kHz 以上，頻率差約 4,000 倍，理論上磁芯截面可以縮小非常多；實際上會被磁芯損耗、繞線的集膚效應和絕緣距離卡住，不會真的縮 4,000 倍，但已經足以把變壓器塞進一個 5.5 kW 的模組裡。

效率方面，以 1.25 MW 機櫃、98.5% 計算，損耗約 1.25 MW × 1.5% ≈ 18.8 kW 的熱，要靠機櫃散熱帶走（98.5% 是官方「峰值」效率，滿載實際值未公布）。另外有個有趣的數字：342 個 × 5.5 kW ≈ 1.88 MW，比機櫃額定 1.25 MW 多約 50%。4 月投資人簡報寫的是每模組 4 kVA（342 × 4 ≈ 1.37 MW），所以可能是模組規格升級後保留了冗餘餘裕，好讓壞掉幾個模組仍能滿載運轉（作者推估）。

還缺什麼／待核

• 900 V BDS 的導通電阻、封裝、datasheet 都還沒公開；量產驗證尚未完成。
• Enphase 新聞稿沒說 13.8 kV 展示的模組是否已用 900 V BDS，也沒公布展示時實際跑到多少功率（132 × 5.5 kW = 726 kW 只是額定加總，不是實測值）。
• 中壓配電的雷擊突波（BIL）與故障電流遠高於工作電壓，一整串半導體模組怎麼扛？高頻變壓器對地的絕緣與局部放電怎麼處理？官方尚未說明。
• GaN BDS 沒有本體二極體，白皮書明講要避免無箝位電感切換；模組故障時的保護與旁路機制細節未公開。
• 34.5 kV 展示與 MW 級完整機櫃都還是「預計」。

相關影片（@vkinng）

• SST 固態變壓器革命：為何 AI 大廠寧願犧牲效率也要淘汰傳統變壓器？
• SST 神級護盾解析：轉換效率 vs 功率因數的世紀迷思
• GaN 充電器散熱的真相：它真的比銅還強嗎？

你怎麼看？中壓 SST 最後會是「SiC 少量高壓模組」還是「GaN 大量低壓模組串聯」勝出？一串上百個模組，你最擔心的是可靠度、突波保護，還是維修？留言聊聊。

想摸摸看 GaN 實物？桌上的氮化鎵充電頭就是同一家族的元件（單向 650 V GaN），體積能做這麼小，靠的也是「切得快、變壓器小」：

寶利威爾 POLYWELL 65W 三孔 PD 快充頭 雙 USB-C + USB-A GaN 充電器

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AI 伺服器到底多耗電、為什麼電力架構非改不可？我在 FB 粉專也聊過：AI 伺服器為什麼這麼耗電？（更多內容在 PLC 粉專）

資料來源：Infineon × Enphase 900 V GaN BDS（2026-10-26）｜Enphase 13.8 kV → 800 VDC 展示（2026-10-27）｜Enphase IQ SST 開發公告（2026-04-28）｜Enphase IQ SST 產品頁｜Infineon CoolGaN BDS 650 V（2025-05-12）｜CoolGaN BDS 650 V G5 白皮書

每模組電壓、面積倍數、損耗與冗餘推估為作者計算。vkinngworld｜YouTube @vkinng