華為韜定律是什麼？邏輯折疊原理拆解：等效1.4奈米是堆出來的，台積電早就在做
重點先講：華為的「韜（τ）定律」不是製程突破，而是架構上的替代路線。它的核心技術「邏輯折疊」，本質是把平面電路分成兩層、再用混合鍵合疊起來。密度是真的變高了，但那是投影面積變小，不是電晶體變小。這篇用數字拆給你看，也說清楚台積電在同一條路上走到哪了。
原始貼文在這：FB：華為的韜定律，突破台積電的製程限制了？
發生了什麼
- 2026 年 5 月 25 日，華為半導體業務部總裁何庭波在 IEEE ISCAS 2026（上海）發表韜定律：以「時間縮微」取代「幾何縮微」，目標 2031 年密度達等效 1.4 奈米。
- τ 是電路的時間常數（RC 延遲）。邏輯折疊把關鍵路徑上的邏輯分到上下兩層，走線變短、電阻電容變小，訊號更快。
- 華為公布的麒麟 2026 數字：密度從 155 跳到 238 MTr/mm²（約 +54%）、性能核能效約 +41%、最高頻率約 +13%，而且同一個製程節點。
- 7 月的 V2 論文補充：晶圓對晶圓混合鍵合，鍵合間距 1.5 µm；目標 2030 年 292、2031 年 400 MTr/mm²。
- 延伸閱讀：「等效幾奈米」這種說法為什麼要小心？看昨天的A16 埃米製程：1.6 奈米只是名字。
幾何縮微（台積電 N2、A16）＝把電晶體本身做小。
邏輯折疊（華為）＝電晶體大小不變，把電路摺成兩層。
兩條路可以同時走，但只走第二條，天花板比較低。
兩層堆疊，理論上投影面積減半、密度翻倍。實際上 155 → 238 是 1.54 倍，因為上下層要留位置給垂直連接和繞線。這跟台積電研究的 CFET（把 nMOS 疊在 pMOS 上）很像：業界估計 CFET 面積縮小約 1.5 到 2 倍，也到不了完整 2 倍。台積電在 IEDM 2023 已展示 48 nm 閘極間距的 CFET 電晶體，2024 年做出可運作的反相器。所以「立體化」不是華為獨有的點子。
工程重點 2：關鍵在鍵合有多密，華為這點其實不差華為論文提出「齒比」：鍵合間距 ÷ 頂層金屬間距。齒比越接近 1，上下兩層就越像同一片晶圓的兩層金屬，折疊效果越好。作者換算：1.5 µm 間距約每平方毫米 44 萬個連接點；台積電 SoIC 晶片對晶圓量產間距從 9 µm 進到 6 µm（約 2.8 萬個），2029 年目標 4.5 µm。要公平說：晶圓對晶圓本來就比晶片對晶圓容易做細（台積電也有 SoIC-X 晶圓對晶圓），兩者不能直接比誰強。
工程重點 3：晶圓對晶圓的代價是複合良率晶圓對晶圓不能先挑好的晶片再疊，壞的上層會連帶毀掉好的下層。作者換算：兩層各 80% 良率，疊完約 64%；各 60% 就剩 36%。華為在受限的 7 奈米級製程上量產，基礎良率越低，這個平方效應越痛。每多疊一層，還要多一輪光刻、薄膜和 CMP，設備和材料用量接近翻倍。
工程重點 4：散熱沒爆，是因為拿速度換電壓粉專原文擔心多層堆疊熱悶在中間。華為的反駁數據是：同性能下電壓從 1.1 V 降到 0.9 V、功耗 −41%、功率密度 −5.6%。也就是說，它把折疊省下的時間拿去降電壓，而不是全拿來衝頻率。這在手機上合理，但滿載衝頻時熱點怎麼散，還要看實機。台積電的路線則是 N2P、A16 背面供電再加 SoIC，縮 + 堆兩邊一起拿。
還缺什麼／待核
- 238 MTr/mm²、能效 +41%、功率密度 −5.6% 都是華為自己公布的數字，還沒有獨立拆解實測。
- 「等效 1.4 奈米」是密度換算，不是製程節點；Omdia 分析師也直說這是封裝式密度，不能和真正的台積電／Intel 1.4 奈米比。
- 44 萬、2.8 萬連接點與 64%／36% 良率是作者換算，用來說明尺度，不是任何產品實測。
- 華為論文自己把 EDA 列為最大未解挑戰：設計工具要把兩片晶圓當一顆晶片在單元層級分配。
延伸影片
TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來
你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！你覺得邏輯折疊是真的新路，還是被設備封鎖逼出來的妥協？如果台積電也把 N2 摺成兩層，差距會變多大？留言聊聊。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1158720626679142
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」
矽光子與 CPO