台達電SOFC+SST現場發電解析：AI資料中心為何改走直流供電？

重點先講：AI 資料中心最缺的已經不是晶片，而是「什麼時候能通電」。這篇從粉專這則貼文（FB 原文）延伸，不重講 SOFC 原理，而是算三件事：供應鏈卡在哪、直流直連到底省多少、台達電的時程實際走到哪。

發生了什麼

• 台達電在 2026 台灣國際智慧能源週展出 SOFC 現場發電方案與第一台實體 SST，並拿下大台北瓦斯 550kW SOFC 訂單。
• SOFC 技術授權自英國 Ceres Power；台南二廠年底試產（約 5MW 規模），2027 年開始出貨，2028 年在桃園觀音擴大量產。
• SST 方案把中壓交流直接轉成資料中心要的 800V 直流，台達電預估今年底出貨約 100 台，2028 年再大幅成長。

待核提醒：貼文寫的「100MW 產線」查不到；公開報導是台南約 5MW 試產、觀音 2028 量產。「SST 效率 92% 以上、體積小 50%」「2～3 家海外客戶實機驗證」目前也找不到台達電公開數字，本文一律視為貼文的示意數字。

工程重點 1：供應鏈瓶頸，卡的是「時間」

貼文提到電網排隊 3～7 年、燃氣渦輪機交期排到 2030、變壓器等 3 年。這些是業界普遍的說法（各地差很多），但重點很清楚：一座百 MW 級資料中心的 GPU 半年內就能到貨，電卻要等好幾年。台達電氫能部總經理蔡文蔭的說法是「買得到晶片，不見得買得到電」，所以美國客戶開始走 Bring Your Own Power：自己的電自己發。

SOFC 的優勢是模組化：一台一台疊，不用等一台大渦輪；而且沒有燃燒火焰，NOx 很低，空污許可相對好拿。

工程重點 2：直流直連的效率帳

傳統路徑：中壓 AC → 變壓器 → 低壓 AC → UPS 整流 → 逆變 → 機架 PSU → 晶片 DC，大約 5～6 段轉換。假設每段 98%，0.98⁶ ≈ 88.6%，等於每 100 度電有 11 度變廢熱。

SOFC 天生輸出直流，經 SiC 轉換器接到 800V DC 母線，再到機架 DC/DC，大約 2 段：0.98² ≈ 96%。以 100MW 負載估算，差 7 個百分點就是約 7MW，一年約 6,000 萬度電。這是簡化估算，實際要看各段真實效率。

工程重點 3：燃料端少燒四成

台達電公開的 SOFC 發電效率約 65%、熱回收後最高 85%；燃氣渦輪單循環約 35%。用 60% 對 36% 計算，同樣一度電的燃料用量是 0.36/0.60 = 0.6，大約 少燒 40%，跟貼文說法一致。複循環電廠能到 55～60%，但那是大型電廠，不是能放在園區內的規模。

工程重點 4：120kW 機櫃為什麼逼出 800V

機櫃從十幾 kW 跳到 120kW 以上，用 54V 匯流排電流會大到銅排吃不消。換成 800V，同樣功率電流降到約 1/15，銅損按 I² 下降。NVIDIA 也在推 800V HVDC 架構，Ceres 新一代電堆同樣主打「800V DC 相容」，SOFC＋SST＋800V 剛好接成一條線。

還缺什麼／待核

• SOFC 量產規模：年底只是試產，真正放量要看 2028 觀音廠。
• 電堆壽命與衰退率：資料中心要 24/7 運轉，換電堆的成本還沒有公開。
• 天然氣價格與碳排：SOFC 仍然會排 CO₂，長期要靠氫氣或碳捕捉。
• SST 的 92% 效率與體積小 50% 是貼文數字，等台達電公布規格再對。

相關影片

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你覺得資料中心自己發電會變成標配，還是只是電網補上前的過渡方案？

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資料來源：Taipei Times 2026/10/15、DIGITIMES、工商時報、Ceres 2026 半年報｜vkinngworld・@vkinng

台積電CoWoS-L 5.5倍光罩架構解析：4,720mm²封裝怎麼縫出來？

重點先講：微影機一次能印的最大面積叫「光罩極限」，大約 26×33 mm＝858 mm²。台積電 CoWoS-L 已經量產 5.5 倍光罩的封裝，等於在一個封裝裡塞進約 4,720 mm² 的矽與記憶體。粉專這篇（FB 原文）把它叫做「沒人做得到」，今天把它背後的工程拆開來看。

發生了什麼

• 2026 北美技術論壇：台積電表示 5.5 倍光罩 CoWoS 已在生產，支援最多 12 顆 HBM3E/HBM4，良率 >98%。
• 路線圖：原本最大是 2027 年 9.5 倍光罩（12 顆 HBM5、約 120×150 mm 基板）；今年改口加碼，2028 年 14 倍光罩（約 10 顆大型運算晶粒＋20 顆 HBM），2029 年超過 14 倍、最多 24 顆 HBM5E。
• 系統級晶圓 SoW-X：40 倍光罩、最多 64 顆 HBM，量產時程從 2027 延到 2029。

算一下：858 mm² × 5.5 ≈ 4,719 mm²，跟圖上的 4,720 mm² 吻合。注意：這是「光罩當量」換算，台積電官方只講倍數，實際中介層尺寸與形狀以客戶設計為準。

工程重點 1：為什麼不能直接印一顆大晶片

光罩極限是光學硬上限，EUV 掃描機一次曝光就是 26×33 mm。晶片越大，一顆缺陷就廢掉整顆，良率隨面積指數下降。所以 AI 晶片改走 chiplet：把運算切成多顆接近光罩極限的 ASIC，再在封裝裡「拼」回來。問題變成：拼接處的頻寬要夠、延遲要低，這就是 CoWoS 的戰場。

工程重點 2：CoWoS-L 的「縫合」怎麼做

CoWoS-S 用一整片矽中介層，大到 3 倍光罩以上就要做光罩拼接（stitching），成本和破片風險暴增。CoWoS-L 改成 RDL 有機中介層＋局部矽橋 LSI：只有晶粒之間、HBM 旁邊這些需要超細線距的地方埋一小塊矽橋，其他大面積走 RDL 重布線。好處是中介層能做大、又不必整片都用昂貴的矽；代價是矽橋對位、翹曲（warpage）控制都更難。

工程重點 3：做大以後，供電與散熱才是魔王

4,700 mm² 等級的封裝，功耗動輒上千瓦。電流要從基板穿過 RDL 送到每顆晶粒，壓降與電遷移都放大；熱則集中在運算晶粒，HBM 又怕熱。這也是為什麼台積電同時推 COUPE 共封裝光學、背面供電，以及業界開始談水冷板直接貼封裝——封裝越大，周邊工程一起升級。

工程重點 4：為什麼說是「封裝版摩爾定律」

從 3.3 倍 → 5.5 倍 → 9.5 倍 → 14 倍 → SoW-X 40 倍，台積電在用封裝面積換算力。Tom's Hardware 換算 14 倍光罩約 12,020 mm²，已經比 CD 還大一點。製程微縮越來越慢、越來越貴，把更多矽「縫」在一起，變成成長最快的那條曲線。

還缺什麼／待核

• FB 圖標題寫「5 倍光罩」，實際官方規格是 5.5 倍；「沒人做得到」是貼文的說法，Intel EMIB、三星 I-Cube 也在做大封裝，只是量產規模目前台積電領先。
• 4,720 mm² 是倍數換算的示意數字，非台積電公布的中介層實際面積。
• 9.5 倍光罩是否仍照 2027 時程量產，今年新路線圖的重心已轉到 14 倍，需再看後續法說。

延伸影片

記憶體為什麼一直漲？HBM vs DDR 產能大戰

銅線撐不住了！硬核拆解矽光子與 CPO 終極封裝

你覺得封裝做到 14 倍、40 倍光罩以後，下一個瓶頸會是供電、散熱，還是 HBM 產能？

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資料來源：TSMC 2026 Technology Symposium 新聞稿、Taipei Times、Tom's Hardware、Semiconductor Engineering｜vkinngworld｜YouTube @vkinng

台積電 A16 晶背供電白話說明：為什麼要把晶圓翻面？5 步驟看懂超級電軌 SPR

重點先講：一般晶片是「往上蓋樓」，所有電線都從屋頂那一側拉進來。台積電 1.6 奈米級的 A16，則是把整片晶圓翻面，從背面把電灌進電晶體，還得把晶圓磨到比頭髮還薄。這篇不談艱深公式，用裝潢的比喻一步步帶你看懂。（這題我在粉專先用一張圖講過：看原始 FB 貼文）

先講結論：A16 到底改了什麼？

• 電源線搬家：從晶片正面的金屬層，搬到晶圓背面，台積電叫它「超級電軌」（Super Power Rail，SPR）。
• 正面空出來：M1～M10 這些金屬層全部還給訊號線，佈線更寬鬆。
• 台積電公布（對比 N2P）：同功耗快 8～10%，或同速度省電 15～20%，密度約 1.07～1.10 倍。

1. 不及格的水電師傅：老問題出在哪？

想像一間房子，總電源粗線和網路細線全塞在同一個天花板線槽。房子小的時候還行，但晶片過去幾十年一路縮小，到 2 奈米等級，導線細到比病毒還小。電線一細，電阻就上升，電在半路被吃掉一截，送到電晶體時電壓已經不夠，工程師叫它 IR drop（壓降）；電源線也會發熱、干擾旁邊的訊號線。

📌 粉專圖上寫「白白燒掉 10～15% 電力」是幫助理解的說法，台積電沒有公布這個數字。業界設計時，通常會把壓降控制在供電電壓的一成左右當預算，意思相近，但不是「浪費掉的電」的實測值。

2. 天地分流：A16 的新裝潢

A16 的想法很像重新裝潢：天花板（正面）只走網路線，也就是訊號；地板暗管（背面）專門走粗電源線，再從底下垂直打洞，直接接到電晶體。台積電的特別之處在於背面電線是「直接接觸」電晶體的源極和汲極，不必繞路，這也是它比較難做的原因。

3. 五個步驟，看懂「把晶圓翻面」

步驟 ① 正面先蓋好一樓和天花板

跟平常一樣，在約 0.6～0.8 公釐厚的矽晶圓正面做出電晶體，再往上疊訊號金屬層。差別是這時不放主要的電源網路。

步驟 ② 黏上一片「載具晶圓」

等一下要把底座磨掉，晶圓會薄到撐不住，所以先把正面朝下，黏到另一片晶圓上當支架。

步驟 ③ 整片翻面

翻過來之後，原本的「底部」朝上，變成新的工作面。

步驟 ④ 磨到比頭髮還薄

用研磨加化學機械拋光（CMP），把原本幾百微米的矽底座幾乎全部去掉，只留電晶體附近極薄的一層。頭髮大約 50～100 微米粗，磨完的剩餘矽層遠比這薄得多。

步驟 ⑤ 在背面接電源

在背面開出極小的接點，對準上面的電晶體，再鍍上比較粗的電源金屬層，最後連到封裝。

4. 為什麼這麼難？

• 對準：翻面後要從背面精準對到奈米級的電晶體，差一點就接錯。
• 磨薄均勻度：整片 12 吋晶圓磨到極薄，厚度不均就會傷到電晶體。
• 散熱：電晶體上下都被金屬層和接合材料包住，熱比較難散出去。
• 成本與良率：多了接合、翻面、研磨和背面製程，步驟變多，每一步都會影響良率。

讀者常問 FAQ

Q：A16 是 1.6 奈米，所以電晶體縮小了嗎？
A：電晶體基礎沿用 N2P 的奈米片（GAA）架構，主要進步來自背面供電，「A16」是節點名稱，不是某個尺寸的實際長度。

Q：手機會用到嗎？
A：台積電把 A16 定位在 AI 和高效能運算（HPC），也就是線路複雜、耗電大的晶片。手機晶片短期主力還是 N2 系列。

Q：什麼時候量產？
A：說法有出入。台積電 2026 年 4 月技術論壇的路線圖寫 2027 年量產，但 VLSI 論文和 8 月台媒仍說 2026 年第四季，比較可能是「製程就緒」與「產品放量」的差別。

Q：Intel、三星也有嗎？
A：都有背面供電方案，Intel 叫 PowerVia。各家接法不同，台積電這種直接接觸的做法被認為最複雜。

還缺什麼／待核

• 第一批量產產品與客戶，台積電尚未正式公布，坊間的客戶名單都是供應鏈傳聞。
• 背面供電帶來的散熱代價有多大、要怎麼補救，目前公開數據有限。

延伸影片

背面供電解決的是晶片「內部」的電路問題，晶片做好後還要靠封裝把它們接在一起。想看下一步，可以看這支：

▶ @vkinng 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！揭秘 NVIDIA 瘋搶的封裝黑科技

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資料來源：TSMC A16 技術說明（tsmc.com）、2026 VLSI Symposium T1.5、TrendForce 2026/04/23、Seoul Economic Daily 2026/08/21。整理：vkinngworld ／ @vkinng。