A16埃米製程是什麼？1.6奈米只是名字：用閘極間距看懂真實尺寸

重點先講：台積電把 1.6 奈米叫成 A16，不是因為電晶體真的縮到 1.6 奈米，而是整個產業換了一把尺。從 28 奈米之後，製程名字就不再對應晶片上任何一個真實尺寸；它是一個「世代代號」，代表比上一代更密、更省電、更快。這篇用真實的間距數字，帶你看名字和物理差了多遠。

原始貼文在這：FB：台積電不叫1.6奈米，改叫A16埃米製程

發生了什麼

• 單位換算：1 奈米 = 10 埃米（Å），所以 1.6 奈米 = 16 埃米，台積電稱 A16；更下一代 1.4 奈米稱 A14。
• 第一槍是 Intel：2021 年 7 月把路線圖改名為 Intel 20A、18A，宣告「埃米時代」。台積電在 N2 之後跟進。
• 時程有變：台積電原本說 A16 在 2026 下半年量產；2026 年技術論壇改口「2026 年製程就緒，但量產看客戶，排在 2027」。A14 為 2028，A13／A12 為 2029。
• 延伸閱讀：台積電 N2 奈米片怎麼「浮」起來，N2 GAA 奈米片製程解析。

一句話分清楚：
製程名字（N2、A16、18A）＝行銷世代代號。
真實尺寸＝閘極間距（CPP）、金屬間距（MP）、單位面積電晶體數。
兩者從 28 奈米之後就脫鉤了。

工程重點 1：1.6 奈米大概只排得下 7 個矽原子

矽晶體的原子鍵長約 0.235 奈米，晶格常數約 0.543 奈米。作者換算：1.6 ÷ 0.235 ≈ 6.8，也就是一條真正 1.6 奈米寬的線，大約只有 7 個原子並排。到這個尺度，量子穿隧會讓電子直接「穿牆」漏電，開關根本關不緊。所以沒有人真的在做 1.6 奈米寬的閘極。

工程重點 2：真正的尺寸要看兩個間距

Intel 的 Mark Bohr 在 2017 年就建議用「閘極間距 × 最小金屬間距」來比密度。IEEE 的 IRDS 路線圖（2024 版）把「2 奈米」寫成 閘極間距 48 nm、金屬間距 22 nm。作者換算：48 ÷ 2 = 24，光是閘極間距就是名字的 24 倍；若拿 A16 的 1.6 來比，就是 30 倍。台積電 N3 公開過的數字也是同一個量級（N3 閘極間距 45 nm、N3E 金屬間距 23 nm）；N2 的論文則沒有公布間距。

工程重點 3：名字變小，靠的不只是「縮」

既然線寬縮不太動，進步從哪來？N2 換成 GAA 奈米片，閘極四面包住通道；A16 再加上 背面供電 Super Power Rail，把電源線搬到晶圓背面，正面空間留給訊號。台積電官方數字：A16 對比 N2P，同功耗速度 +8–10%、同速度功耗 −15–20%、晶片密度 1.07–1.10 倍。注意這是「混合密度」（50% 邏輯、30% SRAM、20% 類比），不是單純把線縮小。

工程重點 4：那為什麼還要叫 A16？

因為名字是給客戶和市場看的「世代刻度」。從 3、2 往下，再叫 1.6、1.4 很像在擠牙膏；換成埃米，數字又變回整數、往下還有空間。這不代表技術是假的，A16 的效能和功耗進步是真的，只是它來自結構（GAA、背面供電、DTCO），不是「線寬 = 1.6 奈米」。看製程時，請直接比 密度、功耗、效能 三個數字，別比名字。

還缺什麼／待核

• 台積電沒有公開 N2／A16 的閘極間距與金屬間距；本文的 48/22 nm 是 IRDS 路線圖的通用值，不是台積電實測。
• A16 量產時程已從 2026 下半年調整為 2027，實際導入看客戶（HPC 為主）。
• 「約 7 個原子」「24 倍／30 倍」為作者換算，用來說明尺度，不是任何製程的實際線寬。
• 各家命名不能直接比：Intel 18A、三星 SF2、台積電 N2／A16 的密度要看實際量測報告。

延伸影片

TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

當線寬縮不動，你覺得下一把尺會是什麼？電晶體密度、每瓦效能，還是乾脆不再用長度命名？留言聊聊。

資料來源：TSMC 官網 HPC 先進製程頁；Tom's Hardware〈TSMC unveils process technology roadmap through 2029〉；SemiEngineering〈TSMC Tech Symposium 2026, By The Numbers〉；Silicon Almanac〈What "2 nm" means〉（IRDS 2024）；Intel 2021-07 路線圖；FB 粉專原文。標示「作者換算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1156230876928117
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

NPO與CPO差異比較：差的不是距離是等級，台積電COUPE為何是終局

重點先講：很多人以為 NPO 和 CPO 只是「光模組離晶片近一點或遠一點」。其實兩者差的是製造等級：NPO 還是在 PCB 上做「系統組裝」，CPO 已經跨進「半導體封裝」。這一步跨過去，電訊號從走幾公分變成走幾毫米，交換器的功耗、可靠度、維修方式和供應鏈全部跟著改寫。

原始貼文在這：FB：NPO 跟 CPO，差的不是距離，是「等級」

發生了什麼

• NVIDIA 與台積電合作的 Spectrum-X Photonics CPO 交換器，採用台積電 COUPE 封裝，已開始出貨給特定夥伴，2026 下半年擴產；NVIDIA 宣稱相較可插拔光模組，功耗效率約 3.5 倍。
• TrendForce（2026-07）指出 Broadcom 51.2T Bailly CPO 交換器已量產，並點名光引擎良率與先進封裝產能是 CPO 擴產的主要瓶頸。
• 同時，Broadcom 也推出 VCSEL 版 NPO，主打約 1 pJ/bit 與可單獨更換，NPO 並沒有退場。
• 延伸閱讀：上一篇我們拆了 CPO 接收端的鍺光偵測器，CPO鍺光偵測器原理。

一張表看懂：
NPO：光引擎與 ASIC 各自封裝 → 同一塊 PCB → 銅線約 1–10 cm → 系統組裝、可單獨更換。
CPO：光引擎與 ASIC 同一個封裝（載板或中介層）→ 微凸塊／TSV → 電訊號約毫米級 → 半導體封裝、壞了不好修。

工程重點 1：真正被縮短的是「電的那一段」

光纖傳幾百公尺都不怕，怕的是光變回電之前那段高速銅線。200G 級 SerDes 在 PCB 上每多走一公分，損耗就往上疊，於是要靠 DSP、Retimer 去補。產業整理資料指出 NPO 的通道損耗可壓在 13 dB 以下；NVIDIA 則說 CPO 把電損耗降到約 4 dB。差幾個 dB，就決定了要不要放那顆耗電的 DSP。

工程重點 2：省下的電，用 pJ/bit 算最清楚

業界常引用的區間是：可插拔模組約 15–20 pJ/bit，CPO 約 5–10 pJ/bit。作者換算（非官方）：一台 102.4 Tb/s 交換器的光互連，15 pJ/bit 約 1,536 W，5 pJ/bit 約 512 W，一台就差上千瓦；十萬台規模的 AI 叢集，差距是 MW 級。原貼文提到 NPO 省電約 15–25%、CPO 約 30–50%，屬於粗估區間，實際要看世代與架構。

工程重點 3：「系統組裝」與「半導體封裝」的良率邏輯完全不同

NPO 的光引擎可以先單獨測試、單獨更換，壞了換一塊就好。CPO 則要在封裝前確保每顆光引擎都是 known-good，因為封進去後，一顆光引擎或一排微凸塊出事，可能整顆高價封裝一起報廢。這也是為什麼雷射被刻意留在外面（外部雷射源 ELS）：最容易老化的零件不放進封裝裡。

工程重點 4：CPO 和 AI 晶片搶同一條封裝產線

CPO 一旦依賴 COUPE 這類 2.5D／3D 封裝，就得跟 GPU 搶同一批先進封裝產能。TrendForce 把這列為三大瓶頸之一。另一個難點是熱：光學元件怕熱，和幾百瓦的交換晶片零距離，Spectrum-X Photonics 機箱因此採用液冷。這也解釋了為什麼台積電是 CPO 的關鍵，不只是代工晶片，而是把光和電「封」在一起的那個人。

還缺什麼／待核

• NPO 目前沒有統一的公開 pJ/bit 數字；Broadcom VCSEL NPO 約 1 pJ/bit 屬廠商說法，且多為多模短距離應用，和單模矽光 CPO 不能直接比。
• NVIDIA 的 3.5 倍是網路層級的整體數字，包含拿掉主機端 Retimer，不只是光模組本身。
• 本文 1,536 W／512 W 為作者以業界區間換算，非實測值。
• CPO 的維修模式（換整台交換器或換板）與長期可靠度，仍待大規模部署驗證。

延伸影片

矽光子與 CPO

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

NPO 是撐到 CPO 成熟的過渡，還是會長期並存？如果你是資料中心維運，你會選哪一個？留言聊聊。

資料來源：NVIDIA Technical Blog〈Scaling AI Factories with Co-Packaged Optics〉；NVIDIA 2025-03-18 新聞稿；TrendForce 2026-07-27 CPO 報告；Taiwan News 2026-06-04；Broadcom VCSEL NPO 技術文章；FB 粉專原文。標示「作者換算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1156573600227178
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CPO鍺光偵測器原理：矽看不見光，台積電怎麼讓晶片收到訊號

重點先講：CPO 把光引擎塞進交換器封裝裡，但接收端有個物理上的尷尬：矽對通訊波長的紅外光幾乎是透明的。光跑了好幾公尺抵達晶片，矽卻「看不見」它。解法是在矽波導上方長一塊鍺（Ge），讓鍺當晶片的眼睛：把光吸進去、轉成電流，再交給放大器還原成 0 與 1。

原始貼文在這：FB：CPO最尷尬的秘密：矽晶片本身，根本看不見光！

發生了什麼

• NVIDIA 已宣布採用台積電 COUPE（緊湊型通用光子引擎）光引擎的 Spectrum-X 矽光子交換器進入量產；台積電也表示 COUPE 共封裝方案 2026 年量產。
• COUPE 用 SoIC 把電子晶片（EIC）面對面疊在 65 nm 矽光晶片（PIC）上，發射端用微環調制器，接收端靠鍺光偵測器（GePD）。
• 公開簡報列出的 COUPE GePD 規格：110 GHz 頻寬、4.5 nA 暗電流；另有產業整理報告引述響應度約 1.0 A/W。
• 11/07 我們寫過發射端「矽不會發光、只能外接雷射」；今天補上另一半：接收端「矽也收不到光」。

一句話物理：半導體只吸收能量大於能隙的光子。矽能隙 1.12 eV，截止波長約 1.1 µm；1310 nm 光子只有約 0.95 eV，不夠把矽的電子踢上去。鍺的直接能隙約 0.80 eV（對應約 1550 nm），剛好吃得下 O-band 與 C-band。

工程重點 1：光先在 220 nm 的矽波導裡跑

光從光纖耦合進晶片後，在 SOI 頂層約 220 nm 厚、約 500 nm 寬的矽波導裡傳。矽在這裡的角色是「水管」：正因為它不吸 1310 nm，才能把光低損耗地送到偵測器前面。換句話說，矽看不見光這個缺點，在傳輸段反而是優點。

工程重點 2：鍺塊陷阱——漸逝波把光「吸」上去

偵測區的矽波導上方磊晶一塊鍺。鍺折射率（約 4.2）比矽（約 3.5）高，光場會往高折射率區偏，透過漸逝波耦合一路斜爬進鍺層，邊走邊被吸收。作者估算（非官方）：鍺在 1310 nm 的吸收係數約 7,000–9,000 /cm 量級，吸收長度約 1–1.5 µm，所以幾十微米長的鍺塊就能把絕大部分光吃光，同時保持元件小、電容低。

工程重點 3：反向偏壓把電子電洞拉開——頻寬與暗電流的拉鋸

光子被鍺吸收後產生電子與電洞，兩側 P／N 摻雜加反向偏壓，電場把它們迅速拉開，形成微弱的光電流。作者換算：理想響應度上限 R = λ(µm)/1.24，1310 nm 約 1.06 A/W；若實測 1.0 A/W，代表量子效率約 95%。難點在鍺與矽晶格差約 4%，介面會長出穿隧差排，變成漏電路徑——暗電流就是雜訊底。110 GHz 頻寬配 4.5 nA 暗電流，代表空乏區夠薄、缺陷也壓得夠低。

工程重點 4：SoIC 讓 TIA 貼著偵測器——省下的是雷射電

光電流只有微安級，要靠轉阻放大器（TIA）轉成電壓。走線越長、寄生電容越大，TIA 越難放大，雷射就得打更亮。台積電在 ECTC 2024 論文指出，COUPE 的 SoIC 低電容接合提升 TIA 靈敏度，雷射功耗可降 40% 以上。這也接回 11/07 那篇：外接雷射是 CPO 的耗電大戶，接收端越靈敏，雷射就能越省。

還缺什麼／待核

• COUPE 量產版 GePD 的實際響應度、暗電流分佈與良率，台積電未逐項公開；本文規格來自公開簡報與產業整理。
• 吸收係數、吸收長度、95% 量子效率均為作者以教科書數值估算，非量測值。
• 天下雜誌報導台積電的鍺矽感測技術曾登上 Nature，細節以原文為準。
• 光纖對位、溫控微環、CPO 維修性仍是量產後的真正考驗。

延伸影片

矽光子與 CPO

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

矽不會發光、也看不見光，CPO 卻還是用矽當主角。你覺得下一個卡關點是光纖對位、微環溫控，還是良率？留言聊聊。

資料來源：台積電 COUPE 公開規格（Swissphotonics 2025 CPO 簡報整理）；IEEE ECTC 2024 COUPE 論文；SemiWiki〈How TSMC Is Wiring the AI Era With Light〉；天下雜誌英文版 2026-08-24 報導；FB 粉專原文。標示「作者估算／換算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1151079287443276
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