繞開HBM的AI晶片：Fractile把DRAM疊上去、Axelera改用LPDDR6，兩條路架構比較

重點先講：AI 推論的瓶頸越來越不是算力，而是記憶體搬資料的速度。現在的標準答案是 HBM＋台積電 CoWoS，但 HBM 又貴又缺、CoWoS 產能被大廠包光。這週兩家新創給了兩個不同答案：Fractile 把 DRAM 往上疊，Axelera 把 HBM 換成 LPDDR6。這篇把兩條路拆開，用數字看各自賭的是什麼。

原始貼文在這：FB：Fractile 募了 7.2 億美元，就是要繞開 HBM！（Axelera 那篇也在粉專：拒絕 HBM 綁架與水冷天價）

發生了什麼

• 11 月 11 日，英國 Fractile 完成 7.2 億美元 C 輪，投後估值約 70 億美元，由 Thrive、Founders Fund、Lightspeed、Redpoint 共同領投，Alphabet 旗下 CapitalG 與英國主權 AI 基金參與。累計募資約 9.55 億美元。
• Fractile 的做法：不用 HBM，把標準 DRAM 直接封裝在邏輯晶片正上方，宣稱頻寬遠高於 HBM、容量遠大於 SRAM。首批晶片與系統預計 2027 年出貨。
• Bloomberg 8 月報導 Anthropic 初步同意採購約 2.5 億美元 Fractile 晶片（雙方未證實）。
• 11 月 12 日，荷蘭 Axelera AI 公布第三代架構 Titania：雙小晶片封裝、2.5 PFLOPS（FP8）、400 W、128 GB LPDDR6、2,458 GB/s。2027 年 Q3 量產，已有超過 3 億美元客戶部署承諾。

一句話分清楚：
HBM＋CoWoS＝記憶體放在晶片「旁邊」，靠中介層上上千條線並排傳。
Fractile＝記憶體疊在晶片「上面」，垂直連接，距離最短。
Axelera＝記憶體還在旁邊，但換成便宜大容量的 LPDDR6，靠架構把每一 bit 頻寬用好。

工程重點 1：推論為什麼卡在記憶體頻寬

大模型逐字生成時，每吐一個 token 都要把用到的權重從記憶體讀一遍。所以單一使用者的速度上限，大約是 記憶體頻寬 ÷ 每個 token 要讀的位元組數。作者換算：以總參數 6,710 億、每 token 啟用約 370 億參數的 MoE 模型（DeepSeek-V3 等級）為例，FP4 下每個 token 約讀 18.5 GB。Titania 單顆 2,458 GB/s 的理論上限約每秒 130 個 token；AX8 整台 19.6 TB/s 約 1,060 個。實際會被通訊、KV cache 與利用率打折，但方向很清楚：頻寬決定速度，容量決定塞不塞得下。

工程重點 2：Fractile 賭的是「距離」，本質是 SoIC 式 3D 堆疊

HBM 在 CoWoS 上是並排放，資料要橫跨中介層走幾毫米。Fractile 把 DRAM 直接蓋在運算核心正上方，路徑縮到幾微米，連接點可以鋪滿整個晶片面積，而不是只用晶片邊緣。概念上跟 AMD 3D V-Cache（台積電 SoIC 混合鍵合把 SRAM 疊在 CPU 上）同一家族，只是疊的從 SRAM 換成容量大得多的 DRAM。昨天華為韜定律那篇講的混合鍵合，在這裡變成記憶體的解法。Fractile 沒公布具體頻寬數字與代工夥伴，這兩點要等 2027 年產品。

工程重點 3：Axelera 賭的是「容量」，而且繞開封裝排隊

LPDDR6 單顆頻寬比 HBM 低，但它是手機、AI PC、車用的標準品，走一般封裝，不用排 TSV 堆疊和 CoWoS。美光曾說同樣位元數的 HBM3E 吃掉的晶圓約是 DDR5 的 3 倍，所以同一片晶圓做成標準 DRAM 能多出不少容量。Axelera 的算盤是 MoE 模型總參數大、每次啟用小：作者換算，1.6 兆參數在 FP4 約 800 GB，AX8 的 1 TB 剛好塞得下還留 KV cache 空間，而且整台 5～6 kW 氣冷，舊機房 15 kW 機櫃能放兩台。

工程重點 4：真正的三道關：熱、良率、產能

第一，DRAM 怕熱：JEDEC 規範超過 85°C 就要加倍刷新，漏電也變快；Fractile 把 DRAM 壓在最燙的運算晶片上，熱設計是生死題。第二，良率相乘：堆疊後壞一層就賠整顆，必須先篩出已知良品（KGD）。第三，產能：LPDDR6 一樣出自三星、SK 海力士、美光，只是能多源採購；粉專提到 Fractile 可能找力積電、華邦電這類客製 3D DRAM 廠，目前是業界推測，沒有官方證實。至於台積電：HBM 路線越熱，CoWoS 越吃緊；3D 堆疊路線越熱，SoIC 類技術越吃香，兩邊它都在牌桌上。

還缺什麼／待核

• Fractile「比現有晶片快 100 倍、能耗省 90%」與 Axelera「每瓦吞吐 7 倍、TCO 20 倍」都是公司說法，Axelera 的數字官方註明為模擬，兩家都還沒有量產實測。
• Fractile 未公布每顆晶片的頻寬、容量、製程與代工廠。
• 130／1,060 token/s、800 GB 是作者用公開規格做的理論上限換算，不是實測。
• 與力積電、華邦電合作屬推測，未見官方消息。

延伸影片

黃仁勳說 AI 的盡頭是電！微型核能 vs 燃料電池，誰能拯救算力荒？

Axelera 標榜「不用水冷、舊機房就能跑」，背後就是這支影片講的 AI 用電壓力。

你覺得 2027 年誰會先證明自己：往上疊的 Fractile，還是換記憶體的 Axelera？還是 HBM＋CoWoS 根本不會被撼動？留言聊聊。

資料來源：TechCrunch、SiliconANGLE、SiliconReport（引 Reuters、Bloomberg、FT），Balderton 與 Lightspeed 投資公告（2026-11-11）；Axelera AI 新聞稿與 Titania 產品頁（2026-11-12）；FB 粉專原文。標示「作者換算」者非官方數字。
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華為韜定律是什麼？邏輯折疊原理拆解：等效1.4奈米是堆出來的，台積電早就在做

重點先講：華為的「韜（τ）定律」不是製程突破，而是架構上的替代路線。它的核心技術「邏輯折疊」，本質是把平面電路分成兩層、再用混合鍵合疊起來。密度是真的變高了，但那是投影面積變小，不是電晶體變小。這篇用數字拆給你看，也說清楚台積電在同一條路上走到哪了。

原始貼文在這：FB：華為的韜定律，突破台積電的製程限制了？

發生了什麼

• 2026 年 5 月 25 日，華為半導體業務部總裁何庭波在 IEEE ISCAS 2026（上海）發表韜定律：以「時間縮微」取代「幾何縮微」，目標 2031 年密度達等效 1.4 奈米。
• τ 是電路的時間常數（RC 延遲）。邏輯折疊把關鍵路徑上的邏輯分到上下兩層，走線變短、電阻電容變小，訊號更快。
• 華為公布的麒麟 2026 數字：密度從 155 跳到 238 MTr/mm²（約 +54%）、性能核能效約 +41%、最高頻率約 +13%，而且同一個製程節點。
• 7 月的 V2 論文補充：晶圓對晶圓混合鍵合，鍵合間距 1.5 µm；目標 2030 年 292、2031 年 400 MTr/mm²。
• 延伸閱讀：「等效幾奈米」這種說法為什麼要小心？看昨天的A16 埃米製程：1.6 奈米只是名字。

一句話分清楚：
幾何縮微（台積電 N2、A16）＝把電晶體本身做小。
邏輯折疊（華為）＝電晶體大小不變，把電路摺成兩層。
兩條路可以同時走，但只走第二條，天花板比較低。

工程重點 1：密度是「疊」出來的，所以只拿到 1.54 倍

兩層堆疊，理論上投影面積減半、密度翻倍。實際上 155 → 238 是 1.54 倍，因為上下層要留位置給垂直連接和繞線。這跟台積電研究的 CFET（把 nMOS 疊在 pMOS 上）很像：業界估計 CFET 面積縮小約 1.5 到 2 倍，也到不了完整 2 倍。台積電在 IEDM 2023 已展示 48 nm 閘極間距的 CFET 電晶體，2024 年做出可運作的反相器。所以「立體化」不是華為獨有的點子。

工程重點 2：關鍵在鍵合有多密，華為這點其實不差

華為論文提出「齒比」：鍵合間距 ÷ 頂層金屬間距。齒比越接近 1，上下兩層就越像同一片晶圓的兩層金屬，折疊效果越好。作者換算：1.5 µm 間距約每平方毫米 44 萬個連接點；台積電 SoIC 晶片對晶圓量產間距從 9 µm 進到 6 µm（約 2.8 萬個），2029 年目標 4.5 µm。要公平說：晶圓對晶圓本來就比晶片對晶圓容易做細（台積電也有 SoIC-X 晶圓對晶圓），兩者不能直接比誰強。

工程重點 3：晶圓對晶圓的代價是複合良率

晶圓對晶圓不能先挑好的晶片再疊，壞的上層會連帶毀掉好的下層。作者換算：兩層各 80% 良率，疊完約 64%；各 60% 就剩 36%。華為在受限的 7 奈米級製程上量產，基礎良率越低，這個平方效應越痛。每多疊一層，還要多一輪光刻、薄膜和 CMP，設備和材料用量接近翻倍。

工程重點 4：散熱沒爆，是因為拿速度換電壓

粉專原文擔心多層堆疊熱悶在中間。華為的反駁數據是：同性能下電壓從 1.1 V 降到 0.9 V、功耗 −41%、功率密度 −5.6%。也就是說，它把折疊省下的時間拿去降電壓，而不是全拿來衝頻率。這在手機上合理，但滿載衝頻時熱點怎麼散，還要看實機。台積電的路線則是 N2P、A16 背面供電再加 SoIC，縮 + 堆兩邊一起拿。

還缺什麼／待核

• 238 MTr/mm²、能效 +41%、功率密度 −5.6% 都是華為自己公布的數字，還沒有獨立拆解實測。
• 「等效 1.4 奈米」是密度換算，不是製程節點；Omdia 分析師也直說這是封裝式密度，不能和真正的台積電／Intel 1.4 奈米比。
• 44 萬、2.8 萬連接點與 64%／36% 良率是作者換算，用來說明尺度，不是任何產品實測。
• 華為論文自己把 EDA 列為最大未解挑戰：設計工具要把兩片晶圓當一顆晶片在單元層級分配。

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你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

你覺得邏輯折疊是真的新路，還是被設備封鎖逼出來的妥協？如果台積電也把 N2 摺成兩層，差距會變多大？留言聊聊。

資料來源：華為官網〈華為發表韬(τ)定律〉（2026-05-25）；騰訊新聞〈華為更新韬定律論文〉（V2，2026-07）；EE Times Asia；The Register（Omdia 評論）；TrendForce；Tom's Hardware〈The current state of Hybrid Bonding in 2026〉；TSMC Research CFET（IEDM 2023／2024）；FB 粉專原文。標示「作者換算」者非官方數字。
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A16埃米製程是什麼？1.6奈米只是名字：用閘極間距看懂真實尺寸

重點先講：台積電把 1.6 奈米叫成 A16，不是因為電晶體真的縮到 1.6 奈米，而是整個產業換了一把尺。從 28 奈米之後，製程名字就不再對應晶片上任何一個真實尺寸；它是一個「世代代號」，代表比上一代更密、更省電、更快。這篇用真實的間距數字，帶你看名字和物理差了多遠。

原始貼文在這：FB：台積電不叫1.6奈米，改叫A16埃米製程

發生了什麼

• 單位換算：1 奈米 = 10 埃米（Å），所以 1.6 奈米 = 16 埃米，台積電稱 A16；更下一代 1.4 奈米稱 A14。
• 第一槍是 Intel：2021 年 7 月把路線圖改名為 Intel 20A、18A，宣告「埃米時代」。台積電在 N2 之後跟進。
• 時程有變：台積電原本說 A16 在 2026 下半年量產；2026 年技術論壇改口「2026 年製程就緒，但量產看客戶，排在 2027」。A14 為 2028，A13／A12 為 2029。
• 延伸閱讀：台積電 N2 奈米片怎麼「浮」起來，N2 GAA 奈米片製程解析。

一句話分清楚：
製程名字（N2、A16、18A）＝行銷世代代號。
真實尺寸＝閘極間距（CPP）、金屬間距（MP）、單位面積電晶體數。
兩者從 28 奈米之後就脫鉤了。

工程重點 1：1.6 奈米大概只排得下 7 個矽原子

矽晶體的原子鍵長約 0.235 奈米，晶格常數約 0.543 奈米。作者換算：1.6 ÷ 0.235 ≈ 6.8，也就是一條真正 1.6 奈米寬的線，大約只有 7 個原子並排。到這個尺度，量子穿隧會讓電子直接「穿牆」漏電，開關根本關不緊。所以沒有人真的在做 1.6 奈米寬的閘極。

工程重點 2：真正的尺寸要看兩個間距

Intel 的 Mark Bohr 在 2017 年就建議用「閘極間距 × 最小金屬間距」來比密度。IEEE 的 IRDS 路線圖（2024 版）把「2 奈米」寫成 閘極間距 48 nm、金屬間距 22 nm。作者換算：48 ÷ 2 = 24，光是閘極間距就是名字的 24 倍；若拿 A16 的 1.6 來比，就是 30 倍。台積電 N3 公開過的數字也是同一個量級（N3 閘極間距 45 nm、N3E 金屬間距 23 nm）；N2 的論文則沒有公布間距。

工程重點 3：名字變小，靠的不只是「縮」

既然線寬縮不太動，進步從哪來？N2 換成 GAA 奈米片，閘極四面包住通道；A16 再加上 背面供電 Super Power Rail，把電源線搬到晶圓背面，正面空間留給訊號。台積電官方數字：A16 對比 N2P，同功耗速度 +8–10%、同速度功耗 −15–20%、晶片密度 1.07–1.10 倍。注意這是「混合密度」（50% 邏輯、30% SRAM、20% 類比），不是單純把線縮小。

工程重點 4：那為什麼還要叫 A16？

因為名字是給客戶和市場看的「世代刻度」。從 3、2 往下，再叫 1.6、1.4 很像在擠牙膏；換成埃米，數字又變回整數、往下還有空間。這不代表技術是假的，A16 的效能和功耗進步是真的，只是它來自結構（GAA、背面供電、DTCO），不是「線寬 = 1.6 奈米」。看製程時，請直接比 密度、功耗、效能 三個數字，別比名字。

還缺什麼／待核

• 台積電沒有公開 N2／A16 的閘極間距與金屬間距；本文的 48/22 nm 是 IRDS 路線圖的通用值，不是台積電實測。
• A16 量產時程已從 2026 下半年調整為 2027，實際導入看客戶（HPC 為主）。
• 「約 7 個原子」「24 倍／30 倍」為作者換算，用來說明尺度，不是任何製程的實際線寬。
• 各家命名不能直接比：Intel 18A、三星 SF2、台積電 N2／A16 的密度要看實際量測報告。

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你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

當線寬縮不動，你覺得下一把尺會是什麼？電晶體密度、每瓦效能，還是乾脆不再用長度命名？留言聊聊。

資料來源：TSMC 官網 HPC 先進製程頁；Tom's Hardware〈TSMC unveils process technology roadmap through 2029〉；SemiEngineering〈TSMC Tech Symposium 2026, By The Numbers〉；Silicon Almanac〈What "2 nm" means〉（IRDS 2024）；Intel 2021-07 路線圖；FB 粉專原文。標示「作者換算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1156230876928117
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