台積電N2 GAA奈米片原理：懸空通道怎麼做出來不塌

重點先講：台積電 N2 是第一代 Nanosheet GAA（環繞式閘極）。電子顯微鏡剖面上，通道像「浮」在半空——但那不是魔術，而是一連串材料選擇性的工程：先長一疊 Si／SiGe 千層派，再把 SiGe 精準掏空，最後用原子層沉積把閘極灌進只有幾奈米的縫。最致命的一步是「拆鷹架」：只要用到液體，表面張力就能把奈米片吸黏報廢。

原始貼文在這：FB：台積電 N2 GAA 的奈米片，是怎麼「浮」起來的？

發生了什麼

• 台積電 N2 已於 2025 年第四季進入量產，是公司首個 GAA 奈米片節點；官方對比 N3E：同功耗速度 +10–15%，或同速度功耗 −25–30%，邏輯密度約 1.15 倍。
• 為何告別 FinFET：鰭片閘極只包三面，縮到 3 nm 以下，底部漏電與短通道效應壓不住；奈米片把通道橫躺、多層堆疊，閘極四面包覆，靜電控制更強。
• N2 另有 NanoFlex：同一晶片可混用不同高度的標準單元，在效能與面積之間微調——這是奈米片寬度可調帶來的設計彈性。
• 台積電沒公開 N2 的片數與厚度；業界展示（如 IBM 2021 年 2 nm 晶片）多為 3 層堆疊、單片約數奈米厚，本文以此為量級參考。

切面錯覺：垂直電流方向切通道中央，2D 剖面看不到支撐點；沿電流方向看，奈米片兩端牢牢接在源極／汲極磊晶上——像懸索橋，橋墩在兩端，中段騰空給閘極包覆。

工程重點 1：千層派——Si 和 SiGe 交替磊晶

製程起點是在矽晶圓上交替磊晶純 Si（未來的通道）與 SiGe（臨時鷹架），再一起蝕刻成鰭狀長條。關鍵在於兩種材料晶格相近、能連續長得很平整，但化學性質不同：後面的每一步，都靠「咬 SiGe、不碰 Si」的選擇性。Ge 濃度、層厚、退火熱預算都會改變後續蝕刻速率——文獻指出退火越熱，Ge 擴散越嚴重，SiGe 反而越難蝕。

工程重點 2：Inner Spacer——先築防火牆再拆鷹架

在源極／汲極磊晶長出之前，先從側面把 SiGe 往內咬掉幾奈米，形成凹槽，再填入氮化矽類介電質，這就是 Inner Spacer。它有兩個工作：電性上隔開未來的金屬閘極與源汲極，降低寄生電容、防短路；機械上，它是奈米片懸空時的「支撐墊」——模擬研究顯示 Inner Spacer 從 3 nm 變薄到 1 nm，奈米片中段形變會放大約 1.8 倍。凹槽深度在每一層要一致，學界報告氣相蝕刻能把各層差異壓到 1 nm 以下。

工程重點 3：拆鷹架為什麼一定要「乾」

Channel release 是把 SiGe 全部移除、讓 Si 片懸空的步驟。若用濕式藥水，乾燥時液體留在片與片之間，毛細力會把奈米片拉在一起黏死（stiction）。作者估算（非官方）：拉普拉斯壓力 ΔP ≈ 2γ/g，水的 γ ≈ 0.072 N/m、縫隙 g ≈ 10 nm，ΔP ≈ 14 MPa，約 140 大氣壓，壓在幾奈米厚的矽片上根本撐不住。所以產業走向非電漿的氣相乾式蝕刻：文獻報告 SiGe／Si 選擇比約 56–87，甚至 IBM 在 IEDM 2019 發表過對 SiGe25% 達 150:1 的乾蝕刻；矽片單側損失可壓在 1 nm 以下。

工程重點 4：ALD 原子級灌漿——閘極要鑽進縫裡

鷹架拆完，奈米片之間只剩數奈米空隙。接下來要在每一片的上下左右長出界面氧化層、high-k 介電與功函數金屬，厚度誤差以埃計——只有 ALD（原子層沉積）這種一次只長一層原子的方式辦得到。如果最下層片長得比上層薄，各片閾值電壓就會不一致，這也是 GAA 良率比 FinFET 難拉的原因之一。粉專把這四步濃縮成「疊積木、築防火牆、拆鷹架、原子級灌漿」：FB 原文。

還缺什麼／待核

• 台積電未公開 N2 的奈米片層數、厚度與 channel release 實際化學品；本文製程描述來自公開文獻與業界通用 GAA 流程。
• 14 MPa 毛細壓力為作者以理想潤濕、10 nm 縫隙的數量級估算，非量測值。
• 選擇比 56–87、150:1 為不同研究團隊的實驗結果，不代表台積電產線數據。
• N2 良率與成本台積電未逐一揭露，外界數字多為供應鏈傳聞。

延伸影片

TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

你覺得 GAA 量產最難的是「拆鷹架」還是「ALD 灌漿」？或是下一代 CFET 會更難？留言聊聊。

資料來源：台積電 N2 公開規格與量產說明；IEDM 2019 SiGe 乾式選擇性蝕刻論文；MDPI Nanomaterials 2026 Inner Spacer 與 channel release 氣相蝕刻研究；MDPI Electronics 2021 奈米片機械穩定性模擬；FB 粉專原文。標示「作者估算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1150392860845252
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

CPO矽光子原理：為何矽不會發光，只能外掛InP雷射

重點先講：矽做得出奈米電晶體，卻發不出有效雷射光——因為它是間接帶隙半導體：電子復合時能量多變熱、少變光子。這是材料物理，不是台積電製程極限。所以今天的 Gen-1 CPO（Broadcom／台積電 COUPE 路徑）選擇「燈泡掛外面」：前面板可替換的 CW InP 外部雷射源（ELS）＋光纖進 PIC＋片上調變器刻 0/1。理想派想把 III–V 發光材料直接貼上矽，但 CTE、熱與老化仍挡量產。

原始貼文在這：FB：矽不會發光與 CPO 外掛雷射

發生了什麼

• 物理底線：矽＝間接帶隙 → 輻射復合效率極低。矽光子仍可在約 220 nm SOI 波導引導／調變近紅外光；偵測器常用 Ge-on-Si；雷射增益介質需 III–V（典型 InP）。
• Gen-1 CPO 架構：連續波（CW）外部雷射源模組（常為 InP）裝在前面板／可替換 ELS；光纖耦合進 PIC；片上調變器（microring／MZM／EAM）刻資料。雷射遠離高熱交換 ASIC；可熱插拔，不必整顆 CPO 報廢。
• 台積電 COUPE／CPO 公開敘事：CPO 量產約 2H2026；矽光子占光收發器市場份額 2027 年 >50%（副總 Hsu 引述見 Taipei Times／SEMICON Taiwan 報導）。點名瓶頸：雷射、光纖、連接器、光偵測器、封裝、光耦合、測試。
• NVIDIA Spectrum-X／Quantum-X CPO 產業報導（2026）：外掛 CW InP；一則對 Quantum-X800 類架構描述為多個 SiPh 引擎共用較少高功率 CW 雷射（約 4 引擎：1 雷射）相對可插拔每通道 EML——雷射顆數下降，高功率 CW InP 需求上升。Lumentum 曾談 CW 雷射供需缺口／溢價（財報評論）。
• 未來：台積電路徑圖（TechOrange／TechNews）提後期 CPO-OI 可在 COUPE 背面整合調變／放大／雷射——無量產日。III–V 鍵合上矽仍是理想，CTE／熱／可靠度挡量產。

一句話對照：主流派＝「燈泡掛外面」（ELS＋光纖＋片上調變）；理想派＝「把發光材料貼上矽」（III–V 異質整合）。前者已在 Gen-1 CPO 落地；後者研究熱、量產冷。

工程重點 1：間接帶隙不是「製程沒做好」

直接帶隙（InP、GaAs）電子與電洞可對齊動量直接復合發光；矽導帶底與價帶頂不在同一 k 點，復合常需聲子協助，效率極差——電流大多變熱。矽可當優秀波導與調變平台（約 220 nm SOI），卻不當本征雷射增益介質。把「CPO 外掛雷射」講成製程妥協，是把物理誤讀成工程偷懶。

工程重點 2：外掛 ELS＝用耦合損換可維修性與熱隔離

CW InP 放前面板可替換模組，代價是光纖耦合損與對準公差；好處是遠離交換 ASIC 熱區，老化／故障可換 ELS、不必報廢整顆 CPO。作者定性：ASIC 表面約 85–100°C、InP 偏好較涼接面時，毫米級共封裝會惡化臨界電流與壽命——熱動機方向說明，非量測 ΔT。粉專概括「燈泡掛外面」，方向正確。

工程重點 3：雷射「顆數」下降，不等於 InP 需求下降

可插拔常是每 lane 一顆 EML；CPO 共享 CW 架構可用少數高功率 CW InP 餵多個 SiPh 引擎。作者示意：1 顆分給 4 引擎 → 顆數約 −75%，分光前每顆約須 4× 光功率（非規格書）。故產業可同時說「顆數變少」與「高功率 CW InP 供需緊／溢價」（Lumentum 等財報評論）。

工程重點 4：異質整合是理想，CTE 與可靠度是帳單

InP 增益層鍵合上矽可縮光路、減耦合件，簡報很愛畫。實務上 III–V／矽 CTE 失配帶來應變與裂紋，加上高溫與老化，量產良率與現場壽命仍是硬牆。台積電路徑圖的後期 CPO-OI（光學中介層整合調變／放大／雷射）目前沒有公開量產日；在那之前 Gen-1「外掛 ELS」仍是可出貨路徑。粉專對照「燈泡掛外面」與「發光材料貼上矽」：FB 原文。

還缺什麼／待核

• CPO 2H2026 量產、SiPh 2027 市占 >50% 為公開敘事／報導引述，非本文審計的出貨數字。
• 「4 引擎：1 雷射」為特定架構報導描述，不宜外推成所有 CPO 產品的固定比。
• CPO-OI 整合雷射路徑圖無量產日；異質鍵合量產時程仍屬研究／產業展望。
• 作者熱動機與 4× 功率示意為定性／數量級，非實驗室量測或供應商規格書。

延伸影片

矽光子與 CPO：光怎麼走進交換晶片

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

你覺得「燈泡掛外面」還能撐幾代 CPO，還是 III–V 異質整合會先破局？留言告訴我。

資料來源：間接帶隙／矽光子基礎物理；台積電 COUPE／CPO 公開敘事與 Taipei Times／SEMICON Taiwan 對 Hsu 副總引述；NVIDIA Spectrum-X／Quantum-X CPO 產業報導；Lumentum 等對 CW 雷射供需之財報評論；TechOrange／TechNews 對台積電 CPO-OI 路徑圖整理；FB 粉專原文。標示「作者估算」「報導稱」「公開敘事」者非官方出貨稽核數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

台積電CoWoP架構解析：砍掉ABF載板後，AI封裝省什麼又犧牲什麼

重點先講：CoWoS 最貴、最卡的一層，常常不是矽中介層本身，而是底下那片 ABF／BT 封裝載板加上 BGA。供應鏈近期討論的 CoWoP（Chip-on-Wafer-on-PCB），核心構想很直白：GPU 與 HBM 之間仍靠矽中介層做微米級互連，但整疊「Chip-on-Wafer」改直接落到高階 PCB，砍掉傳統封裝載板與錫球。省材料、縮路徑、簡供應鏈——聽起來很香；線寬變粗、翹曲與良率帳單，則是另一面。

發生了什麼

• 定義（產業分析用語，非台積電正式產品發表）：CoWoP 保留矽中介層服務 GPU↔HBM 細間距；以 mSAP／HDI 等級高階 PCB 取代 ABF／BT 載板＋BGA（DigiTimes、工商時報等供應鏈報導）。
• 報導宣稱效益：砍掉 ABF＋BGA 後，封裝材料成本約可降 20–30%；電氣路徑可縮短約 40%（DigiTimes 一則）；熱路徑不必再穿過 ABF；PCB 產能與週期相對較有彈性。
• 工業壓力：OCP APAC 2026，台積電先進封裝負責人何軍指出 CoWoS 5.5 倍光罩已量產、良率約 98–99%，並點名 ABF 載板與記憶體仍是瓶頸——這正是「跳過載板」構想有人聽的背景（第三方整理）。
• 市場傳：輝達可能以 CoWoS＋CoWoP 雙軌應對 Rubin GR150（約 2026 年 10 月供應鏈傳聞）；JPM／MS／Ming-Chi 等分析師對中期大量採用偏懷疑。台積電自己較清楚的公開敘事仍是 CoPoS 面板級封裝（約 2026 試產、2028 量產量級），CoWoP 相對仍屬早期概念。
• 粉專整理／市場傳：矽中介層單價約 US$15k 量級、14 層 ABF 良率壓力、報價上漲約 20%、Rubin 長達約 52 週交期——本文當「市場合成」引用，非財報稽核數字。10 月法說電話會議亦有先進封裝需求「very large gap」的評論轉述。

一句話對照：CoWoS = Chip-on-Wafer-on-Substrate（ABF／有機載板＋BGA）；CoWoP = Chip-on-Wafer-on-PCB（載板層被高階板取代）。兩者都還有矽中介層，不是「不要中介層」。

工程重點 1：砍掉的是載板層，不是微凸塊

GPU 與 HBM 之間的微凸塊、矽中介層上的細線，仍是 CoWoS 家族的價值核心——間距在數微米量級。CoWoP 沒有宣稱要改這一段，而是動「中介層往下」：原本要再過一層高密度 ABF 載板、再用 BGA 焊到系統板；現在改成中介層（或經有限重佈）直接落到可量產的高階 PCB。供應鏈邏輯是：ABF 產能與週期卡得緊，PCB 廠能補；材料帳上少買一片昂貴載板與一層錫球。

工程重點 2：材料省 20–30%，不代表總成本同比例下降

報導口徑是「封裝材料成本約 −20–30%」。作者示意：若 ABF＋BGA 本來就占 CoWoS BOM 材料裡的顯著一截，砍掉它們，落在「材料」這欄看到 20–30% 並不奇怪；但同一批報導也提到 PCB 製程費可能約 2 倍於一般板，再加上翹曲補償、測試與重工。因此「材料 −20–30%」≠「整顆模組總成本 −20–30%」。在沒有公開 BOM 拆解前，只能把區間當供應鏈宣稱，不能當審計數字。

工程重點 3：線寬代價——板側 I/O 變粗約 ≥2.5 倍

ABF 載板可做到次 10µm 級線寬／線距；高階 PCB 的 mSAP 常見約 25/25 µm。作者估算示意：25 ÷ 10 = 2.5，也就是板側路由 pitch 粗約 ≥2.5 倍（示意，非量測）。結果是：中介層上的細腳距，下到板端必須做較粗的重佈或較少的直接 I/O——訊號完整性、電源平面分割、逃逸走線都會重新設計。DigiTimes 提到電氣路徑可縮約 40%，方向合理（少一層載板與 BGA 高度），但那是報導數字，不是本文在實驗室量到的。

工程重點 4：翹曲、CTE 與良率，才是真正的工程帳單

矽中介層 CTE 接近矽；有機 ABF 與 PCB 的 CTE 都高得多。把大面積 CoW 直接貼到 PCB，翹曲與熱循環應力不會 magically 消失，只是「應力落在哪一層、用什麼 underfill／補強」換了位置。良率若掉幾個百分點，重工（尤其已貼好 HBM 的昂貴堆疊）很快吃掉材料省下來的錢。這也是分析師對「Rubin 世代就大量走 CoWoP」偏保守的原因：技術演示與供應鏈備援是一回事，吃掉主力產能是另一回事。粉專原文也從載板瓶頸角度聊過這條線：FB 原文：CoWoP 與載板壓力。

還缺什麼／待核

• 台積電尚未把 CoWoP 列為與 CoWoS／CoPoS 同級的正式量產平台名稱；本文依 DigiTimes／工商時報等供應鏈報導整理，屬產業分析。
• 「材料 −20–30%」「路徑 −40%」「PCB 製程費約 2×」皆為報導宣稱，缺公開 BOM 與實測驗證。
• 輝達 Rubin GR150 雙軌、52 週交期、中介層約 US$15k 等為粉專整理／市場傳，非公司財報或規格書。
• 與 CoPoS（面板、約 2028）的關係：兩者都在紓解載板／產能壓力，但製程與時程不同，不宜混為同一產品。

延伸影片

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

SoIC 立體堆疊：比 CoWoS 更近一步的互連

你覺得 CoWoP 會先當 CoWoS 產能備援，還是真能在 Rubin 世代吃掉主力訂單？留言告訴我。

資料來源：DigiTimes／工商時報等供應鏈報導（CoWoP 定義與成本／路徑宣稱）、OCP APAC 2026 何軍演講第三方整理（5.5× 光罩、良率、ABF／記憶體瓶頸）、分析師評論（JPM／MS／Ming-Chi 等對中期量產態度）、台積電 CoPoS 公開敘事、10 月法說先進封裝需求評論轉述、FB 粉專整理。標示「作者估算」「報導稱」「市場傳」者非官方數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」