重點先講：我們在「記憶體為什麼一直漲」那支影片講過：HBM 搶走了大量 DRAM 晶圓產能。到了 HBM4 這一代，問題又往下走了一層。頻寬規格已經翻倍，真正卡住出貨的是堆疊高度、鍵合良率和散熱。10 月這兩週的消息剛好把這件事攤開來：NVIDIA Rubin 主力可能只用 12 層，16 層要等良率和封裝產能跟上。下面拆四件事。文中的換算是我自己的算術示意，不是廠商數據。
發生了什麼
- 10/9 Korea Herald（引 Counterpoint）：Vera Rubin 多數產品預計用 12 層 36GB HBM4，不是先前傳的 8 層。SK 海力士 1 月 CES 發表 16 層 48GB，第二季開始向大客戶量供 HBM4；三星 2 月起出貨 HBM4（12 層最高 36GB）。供應鏈追蹤機構稱 SK 海力士已量出 16 層給 Rubin，但公司未證實。
- 10/12 TrendForce（引 Chosun Biz、ETNews）：現在 AI 封裝的中介層（interposer）面積已約是 EUV 單次曝光上限 858 mm² 的 5.5 倍，未來可能到 9 倍、12 倍甚至 40 倍。三星為 HBM4E 準備混合銅鍵合（HCB）與 HPB 散熱路徑；SK 海力士的 iHBM 宣稱熱阻降約 30%。
- 10/16 vlsi.kr 分析：截至 10 月，HBM4 量產仍用傳統凸塊：三星 TC-NCF、SK 海力士 MR-MUF；混合鍵合最快 2027 年在部分 HBM4E 導入。
- 10/15 SEMICON West（The Elec 10/19 報導）：韓國設備商 Shindo 提出把 GPU 疊在 HBM 正上方、中間夾約 200 微米玻璃陶瓷中介層、上下兩面都水冷的 3D 架構，已送樣給部分廠商。
HBM 是什麼結構？一顆 HBM 是把多片 DRAM 晶粒直立疊在一顆邏輯基底晶粒（base die）上，層與層之間用TSV 矽穿孔貫通訊號與電源，再用微凸塊或混合鍵合黏起來。整疊 HBM 和 GPU 並排放在中介層上（台積電 CoWoS 就是這種 2.5D 封裝），最上面壓一塊散熱冷板。
工程重點 1：頻寬翻倍，代價是線變兩倍多
JEDEC 的 HBM4 標準（JESD270-4）把介面從 1024 位元加寬到 2048 位元，每腳最高 8 Gb/s，算起來 2048 × 8 Gb/s ≈ 2 TB/s；通道數從 16 增加到 32。廠商實際做得更快：三星用 4 奈米邏輯基底晶粒，宣稱單顆 3.3 TB/s，換算約每腳 12.9 Gb/s（作者換算）。容量也直接是乘法：24 Gb 晶粒疊 12 層是 36GB、疊 16 層是 48GB；標準上限是 32 Gb 疊 16 層的 64GB。腳位加倍代表每一層要對準、導通的接點也大幅增加，這正是鍵合良率吃緊的起點。
工程重點 2：775 微米裡塞 16 片 DRAM
JEDEC 把 HBM4 的封裝高度放寬到 775 微米（HBM3E 是 720 微米），目的是讓冷板能同時平貼 GPU 和 HBM。高度固定，層數變多，每片只能更薄：vlsi.kr 整理的數字是 12 層每片約 50 微米、16 層約 30 微米。算一下：12 × 50 = 600 微米，16 × 30 = 480 微米，16 層的矽總厚度反而比較薄，因為多出來的 4 層鍵合介面也要吃掉高度預算（作者換算）。晶粒薄到 30 微米，加熱冷卻時翹曲（warpage）更難控制，任何一層接點失效，整疊就報廢。這也解釋了為什麼 Rubin 主力先用 12 層：不是 16 層做不出來，是良率和成本還沒到位。業界報導 JEDEC 也在討論把下一階段高度放寬到 825–900 微米（提案階段，待核），等於再替傳統凸塊延壽一代。
工程重點 3：熱要穿過 16 道「保溫層」
HBM 的熱源不只在 DRAM。TrendForce 引述三星說法，基底晶粒裡負責和 GPU 高速傳輸的 D2D PHY 是主要熱點之一。熱要往上走，得穿過每一層矽和每一層鍵合介面。矽導熱很好（約 150 W/m·K），但凸塊之間填的高分子底填料或 NCF 膠膜大約不到 1 W/m·K（教科書量級），所以每一道鍵合層都像一層薄保溫棉，層數越多熱阻越大。解法有兩條：一是把介面拿掉，混合鍵合讓銅墊直接對銅墊，沒有凸塊間隙，三星宣稱 HCB 熱阻比傳統熱壓鍵合低 20% 以上（自家比較）；二是幫熱點開專用通道，三星 HPB 和 SK 海力士 iHBM 都是在 D2D PHY 周圍做高導熱、電性絕緣的散熱路徑，SK 海力士估熱阻降約 30%。
工程重點 4：瓶頸往封裝層級移動
單顆 HBM 解決了，整個封裝還有更大的問題。中介層已經約是 858 mm² 光罩上限的 5.5 倍，換算約 4,700 mm²（作者換算）；台積電 CoWoS-S 的中介層上限約 3.3 倍光罩（約 2,700 mm²），更大的要改用 CoWoS-L／R。面積越大，翹曲、良率和產能壓力越大，Korea Herald 引述的業界說法也是：記憶體做得出來，還得看台積電封裝產能跟不跟得上。Shindo 的垂直方案想從另一個方向解：GPU 和 HBM 上下疊，走線最短，但兩顆熱源疊在一起，所以必須上下兩面同時水冷；它用可調熱膨脹係數的玻璃陶瓷來壓翹曲。這目前只是概念加送樣，Shindo 過去沒有半導體基板經驗。我的推論是：2026–2027 年的勝負，看誰能用現有鍵合把 12／16 層的良率做上去；混合鍵合和 3D 垂直堆疊是 HBM4E／HBM5 之後的事。
還缺什麼／待核
- SK 海力士 16 層 HBM4 是否已量產出貨給 Rubin，公司未證實。
- 三星 HCB「熱阻低 20% 以上」、SK 海力士 iHBM「約 30%」都是廠商說法，量測條件未公開，無法直接比較。
- JEDEC 放寬到 825–900 微米目前只見於產業分析，尚無正式標準文件。
- Shindo 3D 架構沒有公開熱模擬或良率數據。
- 文中每腳速率、總厚度、中介層面積與材料導熱係數為作者換算或教科書量級，不是廠商數據。
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今天想問你：你覺得 HBM 的下一個突破會先來自混合鍵合、更好的散熱材料，還是乾脆把 GPU 和記憶體垂直疊起來？留言說說你的理由。
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