CPO鍺光偵測器原理：矽看不見光，台積電怎麼讓晶片收到訊號

重點先講：CPO 把光引擎塞進交換器封裝裡，但接收端有個物理上的尷尬：矽對通訊波長的紅外光幾乎是透明的。光跑了好幾公尺抵達晶片，矽卻「看不見」它。解法是在矽波導上方長一塊鍺（Ge），讓鍺當晶片的眼睛：把光吸進去、轉成電流，再交給放大器還原成 0 與 1。

原始貼文在這：FB：CPO最尷尬的秘密：矽晶片本身，根本看不見光！

發生了什麼

• NVIDIA 已宣布採用台積電 COUPE（緊湊型通用光子引擎）光引擎的 Spectrum-X 矽光子交換器進入量產；台積電也表示 COUPE 共封裝方案 2026 年量產。
• COUPE 用 SoIC 把電子晶片（EIC）面對面疊在 65 nm 矽光晶片（PIC）上，發射端用微環調制器，接收端靠鍺光偵測器（GePD）。
• 公開簡報列出的 COUPE GePD 規格：110 GHz 頻寬、4.5 nA 暗電流；另有產業整理報告引述響應度約 1.0 A/W。
• 11/07 我們寫過發射端「矽不會發光、只能外接雷射」；今天補上另一半：接收端「矽也收不到光」。

一句話物理：半導體只吸收能量大於能隙的光子。矽能隙 1.12 eV，截止波長約 1.1 µm；1310 nm 光子只有約 0.95 eV，不夠把矽的電子踢上去。鍺的直接能隙約 0.80 eV（對應約 1550 nm），剛好吃得下 O-band 與 C-band。

工程重點 1：光先在 220 nm 的矽波導裡跑

光從光纖耦合進晶片後，在 SOI 頂層約 220 nm 厚、約 500 nm 寬的矽波導裡傳。矽在這裡的角色是「水管」：正因為它不吸 1310 nm，才能把光低損耗地送到偵測器前面。換句話說，矽看不見光這個缺點，在傳輸段反而是優點。

工程重點 2：鍺塊陷阱——漸逝波把光「吸」上去

偵測區的矽波導上方磊晶一塊鍺。鍺折射率（約 4.2）比矽（約 3.5）高，光場會往高折射率區偏，透過漸逝波耦合一路斜爬進鍺層，邊走邊被吸收。作者估算（非官方）：鍺在 1310 nm 的吸收係數約 7,000–9,000 /cm 量級，吸收長度約 1–1.5 µm，所以幾十微米長的鍺塊就能把絕大部分光吃光，同時保持元件小、電容低。

工程重點 3：反向偏壓把電子電洞拉開——頻寬與暗電流的拉鋸

光子被鍺吸收後產生電子與電洞，兩側 P／N 摻雜加反向偏壓，電場把它們迅速拉開，形成微弱的光電流。作者換算：理想響應度上限 R = λ(µm)/1.24，1310 nm 約 1.06 A/W；若實測 1.0 A/W，代表量子效率約 95%。難點在鍺與矽晶格差約 4%，介面會長出穿隧差排，變成漏電路徑——暗電流就是雜訊底。110 GHz 頻寬配 4.5 nA 暗電流，代表空乏區夠薄、缺陷也壓得夠低。

工程重點 4：SoIC 讓 TIA 貼著偵測器——省下的是雷射電

光電流只有微安級，要靠轉阻放大器（TIA）轉成電壓。走線越長、寄生電容越大，TIA 越難放大，雷射就得打更亮。台積電在 ECTC 2024 論文指出，COUPE 的 SoIC 低電容接合提升 TIA 靈敏度，雷射功耗可降 40% 以上。這也接回 11/07 那篇：外接雷射是 CPO 的耗電大戶，接收端越靈敏，雷射就能越省。

還缺什麼／待核

• COUPE 量產版 GePD 的實際響應度、暗電流分佈與良率，台積電未逐項公開；本文規格來自公開簡報與產業整理。
• 吸收係數、吸收長度、95% 量子效率均為作者以教科書數值估算，非量測值。
• 天下雜誌報導台積電的鍺矽感測技術曾登上 Nature，細節以原文為準。
• 光纖對位、溫控微環、CPO 維修性仍是量產後的真正考驗。

延伸影片

矽光子與 CPO

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

矽不會發光、也看不見光，CPO 卻還是用矽當主角。你覺得下一個卡關點是光纖對位、微環溫控，還是良率？留言聊聊。

資料來源：台積電 COUPE 公開規格（Swissphotonics 2025 CPO 簡報整理）；IEEE ECTC 2024 COUPE 論文；SemiWiki〈How TSMC Is Wiring the AI Era With Light〉；天下雜誌英文版 2026-08-24 報導；FB 粉專原文。標示「作者估算／換算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1151079287443276
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

台積電2T0C記憶體原理：1T1C撞牆後為何改堆氧化物

重點先講：傳聞說「台積電要做 3D DRAM」，先分清兩條路：1T1C（1 電晶體 + 1 電容）對上 2T0C（2 電晶體、0 電容）。前者被立體電容卡住；後者用氧化物甩掉電容，卻換來散熱關卡。公開事實是：台積電仍強調純邏輯代工，而 VLSI 2025 秀出的是後段金屬層上的氧化物 1T1C 測試方案——不是已經量產的 2T0C。

原始貼文在這：FB：台積電真的要做 3D DRAM 了？1T1C 對上 2T0C

發生了什麼

• 外媒報導台積電評估先進記憶體／3D DRAM；公司對媒體重申核心是 dedicated IC foundry（純晶圓代工）。
• VLSI 2025：台積電發表 BEOL 氧化物 1T1C 測試晶片——約 0.75 V、保持 >128 ms、讀寫 <8 ns、耐久 >10¹⁴，定位比 SRAM 更密的晶上記憶體。
• 學術界推進 IGZO 2T0C：2025 Science Advances 展示 8×8 立體陣列，保持 >100 秒。
• 粉專結論：1T1C 不是不好，是電容快立不上去；2T0C 不是完美，是熱與可靠度變成新戰場。

比喻：1T1C 電容像指甲蓋上的台北 101（深寬比 >50:1）。2T0C 拆掉水塔，改用兩顆氧化物電晶體的閘極寄生電容當小水桶——桶小，但幾乎不漏。

工程重點 1：1T1C 為什麼撞牆

1T1C 靠電容存電荷。面積越縮，電容只能長高，深寬比動輒超過 50:1；再 3D 化往往要把電容側躺進奈米狹縫。矽通道漏電大，每數十毫秒就要 Refresh，讀取還會破壞電荷必須回寫——AI 負載下，頻寬與功耗被這套更新儀式吃掉一大塊。

工程重點 2：2T0C 為什麼像為 AI 訂做

2T0C 乾脆不要實體電容：用 IGZO 等氧化物（能隙約 >3 eV）做電晶體，電荷暫存在閘極寄生電容。關斷漏電極低，保持可拉到數十～數百秒；製程約 300–400°C，適合長在 BEOL 金屬層，單層僅數十奈米。對代工廠，這比較像「在互連上再做電晶體」，不是去賣 DDR 顆粒。

工程重點 3：散熱——毯子蓋在火爐上

氧化物熱導率大約只有矽的 1% 量級。多層 2T0C 堆在數百瓦 GPU 頭頂，就像蓋保溫被；局部一過約 85°C（討論用警戒量級），漏電明顯惡化，「長效不漏」會塌。遷移率也較低，難取代 L1／L2，較適合大容量最後一級晶上快取。

工程重點 4：傳聞、論文、產品要分開

三件事：①台積電對商品 3D DRAM 的公開口徑仍是純代工；②它秀過的是 BEOL 氧化物 1T1C（仍有電容）；③2T0C／IGZO 立體陣列 以學術與研發為主，記憶體廠也在氧化物通道佈局多年。PBTS 造成的 Vth 漂移與專利網，都是量產前硬關。詳見FB 原文。

還缺什麼／待核

• 是否為客戶量產 2T0C／商品 3D DRAM：公司未確認，外媒屬傳聞。
• VLSI 2025 測試晶片的電容結構、氧化物配方、對接哪個邏輯節點：細節未全公開。
• 「約 85°C」與「熱導率約矽的 1%」為量級／討論用，非台積電產品規格。

延伸影片

記憶體為什麼一直漲？揭秘那個害你買不起電腦的「幕後黑手」｜HBM vs DDR 產能大戰

TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

你覺得晶上記憶體最後走 2T0C，還是 BEOL 1T1C？留言聊聊。

資料來源：台積電 foundry 定位之媒體回應；2025 VLSI 氧化物 BEOL 1T1C 公開報導（0.75 V、>128 ms、<8 ns、>10¹⁴）；Science Advances 2025 IGZO 2T0C 陣列；DRAM 1T1C 深寬比／Refresh 產業背景；FB 粉專原文。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1154136300470908
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

台積電N2 GAA奈米片原理：懸空通道怎麼做出來不塌

重點先講：台積電 N2 是第一代 Nanosheet GAA（環繞式閘極）。電子顯微鏡剖面上，通道像「浮」在半空——但那不是魔術，而是一連串材料選擇性的工程：先長一疊 Si／SiGe 千層派，再把 SiGe 精準掏空，最後用原子層沉積把閘極灌進只有幾奈米的縫。最致命的一步是「拆鷹架」：只要用到液體，表面張力就能把奈米片吸黏報廢。

原始貼文在這：FB：台積電 N2 GAA 的奈米片，是怎麼「浮」起來的？

發生了什麼

• 台積電 N2 已於 2025 年第四季進入量產，是公司首個 GAA 奈米片節點；官方對比 N3E：同功耗速度 +10–15%，或同速度功耗 −25–30%，邏輯密度約 1.15 倍。
• 為何告別 FinFET：鰭片閘極只包三面，縮到 3 nm 以下，底部漏電與短通道效應壓不住；奈米片把通道橫躺、多層堆疊，閘極四面包覆，靜電控制更強。
• N2 另有 NanoFlex：同一晶片可混用不同高度的標準單元，在效能與面積之間微調——這是奈米片寬度可調帶來的設計彈性。
• 台積電沒公開 N2 的片數與厚度；業界展示（如 IBM 2021 年 2 nm 晶片）多為 3 層堆疊、單片約數奈米厚，本文以此為量級參考。

切面錯覺：垂直電流方向切通道中央，2D 剖面看不到支撐點；沿電流方向看，奈米片兩端牢牢接在源極／汲極磊晶上——像懸索橋，橋墩在兩端，中段騰空給閘極包覆。

工程重點 1：千層派——Si 和 SiGe 交替磊晶

製程起點是在矽晶圓上交替磊晶純 Si（未來的通道）與 SiGe（臨時鷹架），再一起蝕刻成鰭狀長條。關鍵在於兩種材料晶格相近、能連續長得很平整，但化學性質不同：後面的每一步，都靠「咬 SiGe、不碰 Si」的選擇性。Ge 濃度、層厚、退火熱預算都會改變後續蝕刻速率——文獻指出退火越熱，Ge 擴散越嚴重，SiGe 反而越難蝕。

工程重點 2：Inner Spacer——先築防火牆再拆鷹架

在源極／汲極磊晶長出之前，先從側面把 SiGe 往內咬掉幾奈米，形成凹槽，再填入氮化矽類介電質，這就是 Inner Spacer。它有兩個工作：電性上隔開未來的金屬閘極與源汲極，降低寄生電容、防短路；機械上，它是奈米片懸空時的「支撐墊」——模擬研究顯示 Inner Spacer 從 3 nm 變薄到 1 nm，奈米片中段形變會放大約 1.8 倍。凹槽深度在每一層要一致，學界報告氣相蝕刻能把各層差異壓到 1 nm 以下。

工程重點 3：拆鷹架為什麼一定要「乾」

Channel release 是把 SiGe 全部移除、讓 Si 片懸空的步驟。若用濕式藥水，乾燥時液體留在片與片之間，毛細力會把奈米片拉在一起黏死（stiction）。作者估算（非官方）：拉普拉斯壓力 ΔP ≈ 2γ/g，水的 γ ≈ 0.072 N/m、縫隙 g ≈ 10 nm，ΔP ≈ 14 MPa，約 140 大氣壓，壓在幾奈米厚的矽片上根本撐不住。所以產業走向非電漿的氣相乾式蝕刻：文獻報告 SiGe／Si 選擇比約 56–87，甚至 IBM 在 IEDM 2019 發表過對 SiGe25% 達 150:1 的乾蝕刻；矽片單側損失可壓在 1 nm 以下。

工程重點 4：ALD 原子級灌漿——閘極要鑽進縫裡

鷹架拆完，奈米片之間只剩數奈米空隙。接下來要在每一片的上下左右長出界面氧化層、high-k 介電與功函數金屬，厚度誤差以埃計——只有 ALD（原子層沉積）這種一次只長一層原子的方式辦得到。如果最下層片長得比上層薄，各片閾值電壓就會不一致，這也是 GAA 良率比 FinFET 難拉的原因之一。粉專把這四步濃縮成「疊積木、築防火牆、拆鷹架、原子級灌漿」：FB 原文。

還缺什麼／待核

• 台積電未公開 N2 的奈米片層數、厚度與 channel release 實際化學品；本文製程描述來自公開文獻與業界通用 GAA 流程。
• 14 MPa 毛細壓力為作者以理想潤濕、10 nm 縫隙的數量級估算，非量測值。
• 選擇比 56–87、150:1 為不同研究團隊的實驗結果，不代表台積電產線數據。
• N2 良率與成本台積電未逐一揭露，外界數字多為供應鏈傳聞。

延伸影片

TSMC晶片堆疊大戰：一次搞懂 SoIC-X、SoIC-P 與 3D IC 封裝的未來

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

你覺得 GAA 量產最難的是「拆鷹架」還是「ALD 灌漿」？或是下一代 CFET 會更難？留言聊聊。

資料來源：台積電 N2 公開規格與量產說明；IEDM 2019 SiGe 乾式選擇性蝕刻論文；MDPI Nanomaterials 2026 Inner Spacer 與 channel release 氣相蝕刻研究；MDPI Electronics 2021 奈米片機械穩定性模擬；FB 粉專原文。標示「作者估算」者非官方數字。
原始貼文在這：https://www.facebook.com/1147074221177116/posts/1150392860845252
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」