台積電CoPoS面板級封裝原理：化圓為方多塞1.8倍，第一代可能沒有玻璃

重點先講：台積電 CoPoS（Chip-on-Panel-on-Substrate）的核心不是「玻璃」，而是「化圓為方」：把 CoWoS 用的圓形 12 吋晶圓載板，換成 310×310mm 的方形面板，讓越來越大的 AI 封裝不再浪費邊角。玻璃？第一代很可能只出現在「暫時載板」上。

發生了什麼

• 10 月 15 日第三季法說會，魏哲家表示 5.5 倍光罩尺寸的先進封裝已量產、良率優異，並朝更大的 9 倍、14 倍推進；同時發展 CoPoS，希望未來給客戶「合理的成本降幅」，也坦言後段產能確實有些短缺（鉅亨網）。
• TrendForce 指出台積電 CoPoS 已統一採用 310×310mm 面板；2026 年是設備材料驗證期，2027 年試產，2028 下半年量產（TrendForce）。DigiTimes 則估 2029 年前不會量產（Investing.com 轉述）。
• 經濟日報 8 月報導，嘉義先進封測七廠（AP7）的 CoPoS 首條線已完工運轉，技術與良率約需一年穩定（Seoul Economic Daily 轉述）。魏哲家在股東會也說，量要「非常大」還要兩到三年（經濟日報）。

工程重點 1：化圓為方，到底多塞幾顆？

以 1 個光罩 858mm² 計，5.5 倍約 4,720mm²。我假設中介層是 69×69mm 正方形、晶圓留 3mm 邊、面板留 5mm 邊，用程式窮舉擺法：300mm 圓晶圓最多 9 顆，310×310mm 面板 16 顆，約 1.8 倍；換成約 9 倍光罩（88×88mm），是 5 顆對 9 顆（皆為作者估算）。面板面積只比晶圓大 36%，多出來的主要是「形狀紅利」：方塊越大，圓邊浪費越兇。天下雜誌引用 Yole 的例子也是同一個方向：7 個變 16 個、利用率約 45% 升到 81%（天下雜誌）。

工程重點 2：第一代 CoPoS 可能「零玻璃」

很多人把 CoPoS 等同玻璃基板，但天下雜誌英文版訪問的資深封裝專家認為，第一代 CoPoS 很可能採「零玻璃」方案，唯一的玻璃是製程中可重複使用的暫時載板（glass carrier）（CommonWealth）。流程是在玻璃載板上做有機 RDL、上晶片、封膠，再拆掉載板切成單顆。真正把玻璃留在產品裡的「玻璃核心基板」，TrendForce 估 2030 年後才較可能商用（TrendForce）。

工程重點 3：翹曲帳，面板越大越難

矽的熱膨脹係數約 2.6 ppm/K，常見有機基板約 15～17 ppm/K。作者粗算：從約 260°C 回流降到室溫（ΔT≈235K），12 ppm/K 的差異在 88mm 封裝上就是約 0.26mm 的「自由伸縮差」，放大到 300mm 面板約 0.87mm（未計材料拘束，只說明量級）。這就是為什麼台積電先從 310mm 小面板切入，也是玻璃（CTE 可調到接近矽）被寄予厚望的原因。粉專上次用「烤魷魚紙板 vs 鋼化玻璃」講過這件事：FB 原文：玻璃基板到底神在哪。

工程重點 4：TGV 打孔與檢測，是真正的良率關卡

要讓玻璃留在產品裡，就得打玻璃穿孔（TGV）。目前主流是皮秒／飛秒雷射改質再濕蝕刻成孔；雷射、鍍銅或熱製程產生的微裂紋可能延伸到相鄰孔，影響電性與良率，所以檢測會是量產關鍵（TrendForce）。設備面也是新戰場：面板線與 300mm 製程不相容，單條 FOPLP 線投資約 1～2 億美元（Digital Today 引 Semiconductor Engineering）。

還缺什麼／待核

• 量產時間：TrendForce 2028 下半、DigiTimes 2029、摩根士丹利估可能提前到 2028，台積電官方沒給日期。
• 首發客戶是否為輝達、AP7 之外是否動用友達中科廠區，都還是媒體報導，未經證實。
• 面板尺寸尚未統一：台積電 310×310mm，其他業者有 515×510、600×600mm 等規格。

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你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

TSMC晶片堆疊大戰：SoIC-X、SoIC-P 與 3D IC 封裝

你覺得 CoPoS 最先卡關的會是翹曲、TGV 打孔，還是設備投資？留言告訴我。

資料來源：鉅亨網 10/15 法說會、TrendForce 6/17、TrendForce 9/21、CommonWealth 7/6、天下雜誌、Seoul Economic Daily 8/11、DigiTimes via Investing.com。標示「作者估算」者為本文自行計算，非官方數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

台積電2奈米翻車了嗎？驍龍5GHz發熱降頻原因解析：製程、封裝與功率密度

重點先講：「台積電 2 奈米翻車」這個說法太重了。公開資訊顯示的是：高通把手機晶片拉到 5GHz 之後，持續高負載下的散熱跟不上，問題比較像「設計取捨＋封裝＋手機散熱」，而不是製程良率出事。這篇延伸我在粉專的貼文 〈台積電 2nm 翻車？高通 8EE6 狂飆 5GHz〉，把傳聞和工程事實分開來看。

發生了什麼

• 台積電官方：N2 是第一代奈米片（GAA）電晶體，2025 年第四季已在新竹、高雄量產，良率良好（TSMC 2nm 頁面）。
• N2 對比 N3E：同功耗速度 +10～15%，或同速度功耗 −25～30%，混合設計密度約 1.15 倍（Tom's Hardware 整理）。
• 韓國《首爾經濟》10 月 16 日報導：三星 Galaxy S27 Ultra 內測中，驍龍 8 Elite Extreme Gen 6 溫度多次超過門檻、持續負載時降頻，三星要求高通在 10 月中前改善（WebProNews 整理）。
• 高通回應：「沒有系統性的散熱問題」，10 月 20 日再確認這句話也涵蓋 Extreme 版。Gen 6 兩顆超大核時脈 5.0GHz。
• 另一項測試：改用 Offset PoP 封裝後，到達 105°C 門檻要超過 15 分鐘，上一代傳統 PoP 約 6 分 30 秒（T客邦）。

一句話：製程像把引擎換成更省油的新款，但你同時把轉速從 4,600 拉到 5,000 轉，還把引擎塞進更小的引擎室，省下來的油很快就被燒回去，熱也更難散。

工程點 1：省下的 25～30%，為什麼被吃回去？

CMOS 動態功耗大約是 P ≈ α·C·V²·f。頻率 f 要往上拉，通常電壓 V 也得一起加。我自己用假設算一下（非官方數據）：超大核從約 4.6GHz 拉到 5.0GHz（+8.7%），若電壓同時要加 6%，功耗變成 1.087 × 1.06² ≈ 1.22 倍。也就是說，N2 在「同速度」能省的 25～30%，大部分被「拉高頻率」用掉了。跑分漂亮，手機外殼的熱卻沒少多少。

工程點 2：密度變高，熱流密度跟著變高

N2 混合設計密度約是 N3E 的 1.15 倍。如果一顆核心消耗的功率差不多，面積卻縮小約 13%，每平方毫米的發熱（W/mm²）就約增加 15%。熱不怕總量大，怕集中：熱點溫度一衝上門檻，溫控就會降頻保護晶片。這是先進製程的共同課題，不只台積電，三星 2 奈米一樣要面對。

工程點 3：Offset PoP，把 DRAM 從熱點上方挪開

手機 SoC 傳統用 PoP（Package on Package），LPDDR 記憶體直接疊在處理器正上方，等於在火爐上蓋一床棉被。Offset PoP 把記憶體位置錯開，讓處理器熱點能更直接接觸散熱路徑。報導中到 105°C 門檻的時間從約 6.5 分鐘拉長到 15 分鐘以上，約 2.3 倍，代表封裝確實有幫助，但持續數十分鐘的遊戲或錄影仍可能撞到溫度牆。

工程點 4：最後一關是手機本身

晶片能撐多久，最後看整機：均熱板面積、石墨片、機身材質和廠商的溫控曲線。同一顆晶片，不同品牌手機的持續效能差很多。過去幾代驍龍旗艦首發機也常偏熱，多半靠韌體更新調整功耗曲線。所以「降頻」比較像系統調校問題，不等於製程失敗。

還缺什麼／待核

• 三星內測沒有公開溫度、降頻幅度等具體數據，目前無法獨立驗證。
• 網路流傳的「黑屏、縮缸」說法，我找不到可信的公開來源，先當傳聞看。
• Gen 6 用的是 N2 還是 N2P，各報導說法不一，以高通正式規格為準。
• 上面 1.22 倍是我用假設電壓算的示意，不是實測。

延伸影片

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你覺得手機晶片該繼續追 5GHz、6GHz，還是乾脆把頻率降下來換持續效能？

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vkinngworld｜@vkinng｜資料來源：TSMC、Tom's Hardware、WebProNews、T客邦

輝達為什麼一直缺貨？台積電CoWoS產能瓶頸解析：月產12萬片還不夠

重點先講：輝達 GPU 一直缺貨，瓶頸不在台積電的 4 奈米晶圓，而在後段的 CoWoS 先進封裝。這篇延伸我在粉專的貼文 〈輝達為什麼一直缺貨？〉，用公開報導的數字把瓶頸拆開。

發生了什麼

• 台積電 CoWoS 月產能：2025 年約 7 萬片 → 2026 年底約 12～14 萬片（TrendForce、DIGITIMES 估約 12.7 萬片）。
• 輝達預訂 2026 年約 80～85 萬片，超過台積 CoWoS 全年產能的一半；博通約 20～24 萬片居次，AMD 第三。
• 供需缺口：2026 年估約 20%，年底可望收斂到約 10%，2027 年再改善。
• 台積電開始把 CoW 前段也外包給日月光、矽品等 OSAT（TrendForce 引 ETNews）。

一句話：晶圓是麵粉，CoWoS 是把麵團、內餡（HBM）包成一顆包子的機台。麵粉再多，包子機不夠，店門口還是排隊。

工程點 1：為什麼一定要 CoWoS？

AI GPU 需要每秒數 TB 的記憶體頻寬，只能把 HBM 堆疊放到 GPU 旁邊幾毫米內，透過矽中介層上上萬條微細走線連接。一般 PCB 載板線寬做不到，所以 GPU 和 HBM 必須先在晶圓上「縫」好（CoW），再上載板（WoS）。

工程點 2：中介層越大，一片晶圓切得越少

新一代 GPU 封裝面積越做越大，CoWoS-L 已走到數倍光罩尺寸。一片 12 吋晶圓能放的中介層數量跟著變少，所以就算「月產片數」成長近一倍，能出貨的 GPU 顆數並沒有等比例增加。這就是產能數字看起來很大、市場仍喊缺的原因。

工程點 3：HBM 也在搶

每顆封裝要配 6～8 顆以上的 HBM 堆疊，記憶體廠的 HBM 產能同樣吃緊，報導指 Micron 2026 年 HBM 已售罄。封裝和記憶體任一邊卡住，整顆 GPU 都出不來。

工程點 4：解方是分流與新技術

台積電一邊擴建南科 AP8、把嘉義 AP7 部分產線轉做 CoWoS，一邊把 CoW 外包給 OSAT；非台積陣營 2026 年底月產能也從原估 2.6 萬片上調到約 4 萬片。長期則看更大尺寸的 CoWoS 和面板級封裝。

還缺什麼／待核

• 以上產能與分配都是供應鏈與研究機構估計，台積電未正式公布客戶分配。
• 若 H200 等產品能出貨中國，輝達訂單可能再上修，缺口會再擴大。

延伸影片

▶ 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

▶ 記憶體為什麼一直漲？HBM vs DDR 產能大戰

你覺得輝達缺貨會在 2027 年解除，還是 AI 需求會繼續把缺口撐開？

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vkinngworld｜@vkinng｜資料來源：DIGITIMES、TrendForce、TrendForce/ETNews