台積電CoWoP架構解析：砍掉ABF載板後，AI封裝省什麼又犧牲什麼

重點先講：CoWoS 最貴、最卡的一層，常常不是矽中介層本身，而是底下那片 ABF／BT 封裝載板加上 BGA。供應鏈近期討論的 CoWoP（Chip-on-Wafer-on-PCB），核心構想很直白：GPU 與 HBM 之間仍靠矽中介層做微米級互連，但整疊「Chip-on-Wafer」改直接落到高階 PCB，砍掉傳統封裝載板與錫球。省材料、縮路徑、簡供應鏈——聽起來很香；線寬變粗、翹曲與良率帳單，則是另一面。

發生了什麼

• 定義（產業分析用語，非台積電正式產品發表）：CoWoP 保留矽中介層服務 GPU↔HBM 細間距；以 mSAP／HDI 等級高階 PCB 取代 ABF／BT 載板＋BGA（DigiTimes、工商時報等供應鏈報導）。
• 報導宣稱效益：砍掉 ABF＋BGA 後，封裝材料成本約可降 20–30%；電氣路徑可縮短約 40%（DigiTimes 一則）；熱路徑不必再穿過 ABF；PCB 產能與週期相對較有彈性。
• 工業壓力：OCP APAC 2026，台積電先進封裝負責人何軍指出 CoWoS 5.5 倍光罩已量產、良率約 98–99%，並點名 ABF 載板與記憶體仍是瓶頸——這正是「跳過載板」構想有人聽的背景（第三方整理）。
• 市場傳：輝達可能以 CoWoS＋CoWoP 雙軌應對 Rubin GR150（約 2026 年 10 月供應鏈傳聞）；JPM／MS／Ming-Chi 等分析師對中期大量採用偏懷疑。台積電自己較清楚的公開敘事仍是 CoPoS 面板級封裝（約 2026 試產、2028 量產量級），CoWoP 相對仍屬早期概念。
• 粉專整理／市場傳：矽中介層單價約 US$15k 量級、14 層 ABF 良率壓力、報價上漲約 20%、Rubin 長達約 52 週交期——本文當「市場合成」引用，非財報稽核數字。10 月法說電話會議亦有先進封裝需求「very large gap」的評論轉述。

一句話對照：CoWoS = Chip-on-Wafer-on-Substrate（ABF／有機載板＋BGA）；CoWoP = Chip-on-Wafer-on-PCB（載板層被高階板取代）。兩者都還有矽中介層，不是「不要中介層」。

工程重點 1：砍掉的是載板層，不是微凸塊

GPU 與 HBM 之間的微凸塊、矽中介層上的細線，仍是 CoWoS 家族的價值核心——間距在數微米量級。CoWoP 沒有宣稱要改這一段，而是動「中介層往下」：原本要再過一層高密度 ABF 載板、再用 BGA 焊到系統板；現在改成中介層（或經有限重佈）直接落到可量產的高階 PCB。供應鏈邏輯是：ABF 產能與週期卡得緊，PCB 廠能補；材料帳上少買一片昂貴載板與一層錫球。

工程重點 2：材料省 20–30%，不代表總成本同比例下降

報導口徑是「封裝材料成本約 −20–30%」。作者示意：若 ABF＋BGA 本來就占 CoWoS BOM 材料裡的顯著一截，砍掉它們，落在「材料」這欄看到 20–30% 並不奇怪；但同一批報導也提到 PCB 製程費可能約 2 倍於一般板，再加上翹曲補償、測試與重工。因此「材料 −20–30%」≠「整顆模組總成本 −20–30%」。在沒有公開 BOM 拆解前，只能把區間當供應鏈宣稱，不能當審計數字。

工程重點 3：線寬代價——板側 I/O 變粗約 ≥2.5 倍

ABF 載板可做到次 10µm 級線寬／線距；高階 PCB 的 mSAP 常見約 25/25 µm。作者估算示意：25 ÷ 10 = 2.5，也就是板側路由 pitch 粗約 ≥2.5 倍（示意，非量測）。結果是：中介層上的細腳距，下到板端必須做較粗的重佈或較少的直接 I/O——訊號完整性、電源平面分割、逃逸走線都會重新設計。DigiTimes 提到電氣路徑可縮約 40%，方向合理（少一層載板與 BGA 高度），但那是報導數字，不是本文在實驗室量到的。

工程重點 4：翹曲、CTE 與良率，才是真正的工程帳單

矽中介層 CTE 接近矽；有機 ABF 與 PCB 的 CTE 都高得多。把大面積 CoW 直接貼到 PCB，翹曲與熱循環應力不會 magically 消失，只是「應力落在哪一層、用什麼 underfill／補強」換了位置。良率若掉幾個百分點，重工（尤其已貼好 HBM 的昂貴堆疊）很快吃掉材料省下來的錢。這也是分析師對「Rubin 世代就大量走 CoWoP」偏保守的原因：技術演示與供應鏈備援是一回事，吃掉主力產能是另一回事。粉專原文也從載板瓶頸角度聊過這條線：FB 原文：CoWoP 與載板壓力。

還缺什麼／待核

• 台積電尚未把 CoWoP 列為與 CoWoS／CoPoS 同級的正式量產平台名稱；本文依 DigiTimes／工商時報等供應鏈報導整理，屬產業分析。
• 「材料 −20–30%」「路徑 −40%」「PCB 製程費約 2×」皆為報導宣稱，缺公開 BOM 與實測驗證。
• 輝達 Rubin GR150 雙軌、52 週交期、中介層約 US$15k 等為粉專整理／市場傳，非公司財報或規格書。
• 與 CoPoS（面板、約 2028）的關係：兩者都在紓解載板／產能壓力，但製程與時程不同，不宜混為同一產品。

延伸影片

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SoIC 立體堆疊：比 CoWoS 更近一步的互連

你覺得 CoWoP 會先當 CoWoS 產能備援，還是真能在 Rubin 世代吃掉主力訂單？留言告訴我。

資料來源：DigiTimes／工商時報等供應鏈報導（CoWoP 定義與成本／路徑宣稱）、OCP APAC 2026 何軍演講第三方整理（5.5× 光罩、良率、ABF／記憶體瓶頸）、分析師評論（JPM／MS／Ming-Chi 等對中期量產態度）、台積電 CoPoS 公開敘事、10 月法說先進封裝需求評論轉述、FB 粉專整理。標示「作者估算」「報導稱」「市場傳」者非官方數字。
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