台積電CoWoP架構解析：砍掉ABF載板後，AI封裝省什麼又犧牲什麼

重點先講：CoWoS 最貴、最卡的一層，常常不是矽中介層本身，而是底下那片 ABF／BT 封裝載板加上 BGA。供應鏈近期討論的 CoWoP（Chip-on-Wafer-on-PCB），核心構想很直白：GPU 與 HBM 之間仍靠矽中介層做微米級互連，但整疊「Chip-on-Wafer」改直接落到高階 PCB，砍掉傳統封裝載板與錫球。省材料、縮路徑、簡供應鏈——聽起來很香；線寬變粗、翹曲與良率帳單，則是另一面。

發生了什麼

• 定義（產業分析用語，非台積電正式產品發表）：CoWoP 保留矽中介層服務 GPU↔HBM 細間距；以 mSAP／HDI 等級高階 PCB 取代 ABF／BT 載板＋BGA（DigiTimes、工商時報等供應鏈報導）。
• 報導宣稱效益：砍掉 ABF＋BGA 後，封裝材料成本約可降 20–30%；電氣路徑可縮短約 40%（DigiTimes 一則）；熱路徑不必再穿過 ABF；PCB 產能與週期相對較有彈性。
• 工業壓力：OCP APAC 2026，台積電先進封裝負責人何軍指出 CoWoS 5.5 倍光罩已量產、良率約 98–99%，並點名 ABF 載板與記憶體仍是瓶頸——這正是「跳過載板」構想有人聽的背景（第三方整理）。
• 市場傳：輝達可能以 CoWoS＋CoWoP 雙軌應對 Rubin GR150（約 2026 年 10 月供應鏈傳聞）；JPM／MS／Ming-Chi 等分析師對中期大量採用偏懷疑。台積電自己較清楚的公開敘事仍是 CoPoS 面板級封裝（約 2026 試產、2028 量產量級），CoWoP 相對仍屬早期概念。
• 粉專整理／市場傳：矽中介層單價約 US$15k 量級、14 層 ABF 良率壓力、報價上漲約 20%、Rubin 長達約 52 週交期——本文當「市場合成」引用，非財報稽核數字。10 月法說電話會議亦有先進封裝需求「very large gap」的評論轉述。

一句話對照：CoWoS = Chip-on-Wafer-on-Substrate（ABF／有機載板＋BGA）；CoWoP = Chip-on-Wafer-on-PCB（載板層被高階板取代）。兩者都還有矽中介層，不是「不要中介層」。

工程重點 1：砍掉的是載板層，不是微凸塊

GPU 與 HBM 之間的微凸塊、矽中介層上的細線，仍是 CoWoS 家族的價值核心——間距在數微米量級。CoWoP 沒有宣稱要改這一段，而是動「中介層往下」：原本要再過一層高密度 ABF 載板、再用 BGA 焊到系統板；現在改成中介層（或經有限重佈）直接落到可量產的高階 PCB。供應鏈邏輯是：ABF 產能與週期卡得緊，PCB 廠能補；材料帳上少買一片昂貴載板與一層錫球。

工程重點 2：材料省 20–30%，不代表總成本同比例下降

報導口徑是「封裝材料成本約 −20–30%」。作者示意：若 ABF＋BGA 本來就占 CoWoS BOM 材料裡的顯著一截，砍掉它們，落在「材料」這欄看到 20–30% 並不奇怪；但同一批報導也提到 PCB 製程費可能約 2 倍於一般板，再加上翹曲補償、測試與重工。因此「材料 −20–30%」≠「整顆模組總成本 −20–30%」。在沒有公開 BOM 拆解前，只能把區間當供應鏈宣稱，不能當審計數字。

工程重點 3：線寬代價——板側 I/O 變粗約 ≥2.5 倍

ABF 載板可做到次 10µm 級線寬／線距；高階 PCB 的 mSAP 常見約 25/25 µm。作者估算示意：25 ÷ 10 = 2.5，也就是板側路由 pitch 粗約 ≥2.5 倍（示意，非量測）。結果是：中介層上的細腳距，下到板端必須做較粗的重佈或較少的直接 I/O——訊號完整性、電源平面分割、逃逸走線都會重新設計。DigiTimes 提到電氣路徑可縮約 40%，方向合理（少一層載板與 BGA 高度），但那是報導數字，不是本文在實驗室量到的。

工程重點 4：翹曲、CTE 與良率，才是真正的工程帳單

矽中介層 CTE 接近矽；有機 ABF 與 PCB 的 CTE 都高得多。把大面積 CoW 直接貼到 PCB，翹曲與熱循環應力不會 magically 消失，只是「應力落在哪一層、用什麼 underfill／補強」換了位置。良率若掉幾個百分點，重工（尤其已貼好 HBM 的昂貴堆疊）很快吃掉材料省下來的錢。這也是分析師對「Rubin 世代就大量走 CoWoP」偏保守的原因：技術演示與供應鏈備援是一回事，吃掉主力產能是另一回事。粉專原文也從載板瓶頸角度聊過這條線：FB 原文：CoWoP 與載板壓力。

還缺什麼／待核

• 台積電尚未把 CoWoP 列為與 CoWoS／CoPoS 同級的正式量產平台名稱；本文依 DigiTimes／工商時報等供應鏈報導整理，屬產業分析。
• 「材料 −20–30%」「路徑 −40%」「PCB 製程費約 2×」皆為報導宣稱，缺公開 BOM 與實測驗證。
• 輝達 Rubin GR150 雙軌、52 週交期、中介層約 US$15k 等為粉專整理／市場傳，非公司財報或規格書。
• 與 CoPoS（面板、約 2028）的關係：兩者都在紓解載板／產能壓力，但製程與時程不同，不宜混為同一產品。

延伸影片

你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

SoIC 立體堆疊：比 CoWoS 更近一步的互連

你覺得 CoWoP 會先當 CoWoS 產能備援，還是真能在 Rubin 世代吃掉主力訂單？留言告訴我。

資料來源：DigiTimes／工商時報等供應鏈報導（CoWoP 定義與成本／路徑宣稱）、OCP APAC 2026 何軍演講第三方整理（5.5× 光罩、良率、ABF／記憶體瓶頸）、分析師評論（JPM／MS／Ming-Chi 等對中期量產態度）、台積電 CoPoS 公開敘事、10 月法說先進封裝需求評論轉述、FB 粉專整理。標示「作者估算」「報導稱」「市場傳」者非官方數字。
本文由 vkinngworld／@vkinng 整理。這題在粉專討論很熱，歡迎來留言：FB 粉專「PLC」

輝達為什麼一直缺貨？台積電CoWoS產能瓶頸解析：月產12萬片還不夠

重點先講：輝達 GPU 一直缺貨，瓶頸不在台積電的 4 奈米晶圓，而在後段的 CoWoS 先進封裝。這篇延伸我在粉專的貼文 〈輝達為什麼一直缺貨？〉，用公開報導的數字把瓶頸拆開。

發生了什麼

• 台積電 CoWoS 月產能：2025 年約 7 萬片 → 2026 年底約 12～14 萬片（TrendForce、DIGITIMES 估約 12.7 萬片）。
• 輝達預訂 2026 年約 80～85 萬片，超過台積 CoWoS 全年產能的一半；博通約 20～24 萬片居次，AMD 第三。
• 供需缺口：2026 年估約 20%，年底可望收斂到約 10%，2027 年再改善。
• 台積電開始把 CoW 前段也外包給日月光、矽品等 OSAT（TrendForce 引 ETNews）。

一句話：晶圓是麵粉，CoWoS 是把麵團、內餡（HBM）包成一顆包子的機台。麵粉再多，包子機不夠，店門口還是排隊。

工程點 1：為什麼一定要 CoWoS？

AI GPU 需要每秒數 TB 的記憶體頻寬，只能把 HBM 堆疊放到 GPU 旁邊幾毫米內，透過矽中介層上上萬條微細走線連接。一般 PCB 載板線寬做不到，所以 GPU 和 HBM 必須先在晶圓上「縫」好（CoW），再上載板（WoS）。

工程點 2：中介層越大，一片晶圓切得越少

新一代 GPU 封裝面積越做越大，CoWoS-L 已走到數倍光罩尺寸。一片 12 吋晶圓能放的中介層數量跟著變少，所以就算「月產片數」成長近一倍，能出貨的 GPU 顆數並沒有等比例增加。這就是產能數字看起來很大、市場仍喊缺的原因。

工程點 3：HBM 也在搶

每顆封裝要配 6～8 顆以上的 HBM 堆疊，記憶體廠的 HBM 產能同樣吃緊，報導指 Micron 2026 年 HBM 已售罄。封裝和記憶體任一邊卡住，整顆 GPU 都出不來。

工程點 4：解方是分流與新技術

台積電一邊擴建南科 AP8、把嘉義 AP7 部分產線轉做 CoWoS，一邊把 CoW 外包給 OSAT；非台積陣營 2026 年底月產能也從原估 2.6 萬片上調到約 4 萬片。長期則看更大尺寸的 CoWoS 和面板級封裝。

還缺什麼／待核

• 以上產能與分配都是供應鏈與研究機構估計，台積電未正式公布客戶分配。
• 若 H200 等產品能出貨中國，輝達訂單可能再上修，缺口會再擴大。

延伸影片

▶ 你以為 TSMC 的 CoWoS 只有一種嗎？其實是三種！

▶ 記憶體為什麼一直漲？HBM vs DDR 產能大戰

你覺得輝達缺貨會在 2027 年解除，還是 AI 需求會繼續把缺口撐開？

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vkinngworld｜@vkinng｜資料來源：DIGITIMES、TrendForce、TrendForce/ETNews

台積電CoWoS-L 5.5倍光罩架構解析：4,720mm²封裝怎麼縫出來？

重點先講：微影機一次能印的最大面積叫「光罩極限」，大約 26×33 mm＝858 mm²。台積電 CoWoS-L 已經量產 5.5 倍光罩的封裝，等於在一個封裝裡塞進約 4,720 mm² 的矽與記憶體。粉專這篇（FB 原文）把它叫做「沒人做得到」，今天把它背後的工程拆開來看。

發生了什麼

• 2026 北美技術論壇：台積電表示 5.5 倍光罩 CoWoS 已在生產，支援最多 12 顆 HBM3E/HBM4，良率 >98%。
• 路線圖：原本最大是 2027 年 9.5 倍光罩（12 顆 HBM5、約 120×150 mm 基板）；今年改口加碼，2028 年 14 倍光罩（約 10 顆大型運算晶粒＋20 顆 HBM），2029 年超過 14 倍、最多 24 顆 HBM5E。
• 系統級晶圓 SoW-X：40 倍光罩、最多 64 顆 HBM，量產時程從 2027 延到 2029。

算一下：858 mm² × 5.5 ≈ 4,719 mm²，跟圖上的 4,720 mm² 吻合。注意：這是「光罩當量」換算，台積電官方只講倍數，實際中介層尺寸與形狀以客戶設計為準。

工程重點 1：為什麼不能直接印一顆大晶片

光罩極限是光學硬上限，EUV 掃描機一次曝光就是 26×33 mm。晶片越大，一顆缺陷就廢掉整顆，良率隨面積指數下降。所以 AI 晶片改走 chiplet：把運算切成多顆接近光罩極限的 ASIC，再在封裝裡「拼」回來。問題變成：拼接處的頻寬要夠、延遲要低，這就是 CoWoS 的戰場。

工程重點 2：CoWoS-L 的「縫合」怎麼做

CoWoS-S 用一整片矽中介層，大到 3 倍光罩以上就要做光罩拼接（stitching），成本和破片風險暴增。CoWoS-L 改成 RDL 有機中介層＋局部矽橋 LSI：只有晶粒之間、HBM 旁邊這些需要超細線距的地方埋一小塊矽橋，其他大面積走 RDL 重布線。好處是中介層能做大、又不必整片都用昂貴的矽；代價是矽橋對位、翹曲（warpage）控制都更難。

工程重點 3：做大以後，供電與散熱才是魔王

4,700 mm² 等級的封裝，功耗動輒上千瓦。電流要從基板穿過 RDL 送到每顆晶粒，壓降與電遷移都放大；熱則集中在運算晶粒，HBM 又怕熱。這也是為什麼台積電同時推 COUPE 共封裝光學、背面供電，以及業界開始談水冷板直接貼封裝——封裝越大，周邊工程一起升級。

工程重點 4：為什麼說是「封裝版摩爾定律」

從 3.3 倍 → 5.5 倍 → 9.5 倍 → 14 倍 → SoW-X 40 倍，台積電在用封裝面積換算力。Tom's Hardware 換算 14 倍光罩約 12,020 mm²，已經比 CD 還大一點。製程微縮越來越慢、越來越貴，把更多矽「縫」在一起，變成成長最快的那條曲線。

還缺什麼／待核

• FB 圖標題寫「5 倍光罩」，實際官方規格是 5.5 倍；「沒人做得到」是貼文的說法，Intel EMIB、三星 I-Cube 也在做大封裝，只是量產規模目前台積電領先。
• 4,720 mm² 是倍數換算的示意數字，非台積電公布的中介層實際面積。
• 9.5 倍光罩是否仍照 2027 時程量產，今年新路線圖的重心已轉到 14 倍，需再看後續法說。

延伸影片

記憶體為什麼一直漲？HBM vs DDR 產能大戰

銅線撐不住了！硬核拆解矽光子與 CPO 終極封裝

你覺得封裝做到 14 倍、40 倍光罩以後，下一個瓶頸會是供電、散熱，還是 HBM 產能？

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資料來源：TSMC 2026 Technology Symposium 新聞稿、Taipei Times、Tom's Hardware、Semiconductor Engineering｜vkinngworld｜YouTube @vkinng

台積電 SPR vs 台達電 VPD 比較：晶片級與機板級背面供電差在哪？1000A I²R 損耗計算

晶片級 vs 機板級：兩個「背面供電」

重點先講：「背面供電」這四個字最近同時出現在台積電和台達電的新聞裡，很多人以為是同一件事。其實一個在晶片內部（奈米級），一個在主機板上（毫米級）。這篇接著我粉專這則貼文 〈台積電SPR，台達電VPD都是背面供電，有何差異?〉，用工程數字算給你看：為什麼 AI 晶片吃到 1000A 時，兩個背面都少不了。

圖：晶粒級 SPR（左）與系統級 VPD（右）的供電路徑對照（@vkinng 粉專原圖）

發生了什麼

• 台積電 A16 / SPR：官方數據為相較 N2P，同電壓速度快 8–10%、同速度功耗降 15–20%、密度最多 1.10 倍。電源軌移到晶背，直接接到電晶體的 source/drain。
• 台達電 VPD：台達在 GTC 與 Computex 展示垂直供電模組，把 48V→0.8V 的 DC-DC 轉換放到 AI 晶片背面，官方說法是可減少 AI 加速器系統 5–15% 的能源損耗；2025/8 與英飛凌合作，採 OptiMOS 90A 功率級開發 VPD 模組。
• 兩者共同的邏輯：把電改走垂直的最短路徑，讓電流少走一段電阻。

一句話分工：SPR 解決「晶片裡最後一微米」，VPD 解決「機板上最後十公分」。前者是晶圓廠的製程，後者是電源廠和主機板、封裝設計的事。

工程重點 1：1000A 下的 I²R，為什麼每 0.1mΩ 都很貴

功率損耗 P = I²R。手機晶片吃幾安培，0.1mΩ 根本無感；但 AI GPU 核心電壓不到 1V、電流超過 1000A（英飛凌公開提到頂級 AI 晶片已達 2000A 以上）。代入算：

• 1000A × 0.1mΩ = 100mV 壓降，對 0.8V 核心等於 12.5% 的電壓預算直接沒了。
• (1000A)² × 0.1mΩ = 100W 熱，而且是發生在電路板上、還要另外散掉。
• 電流變 2 倍，損耗變 4 倍。這就是為什麼電流越大，越要把路徑砍短。

工程重點 2：主機板銅層的橫向電阻怎麼算

PCB 電源平面用「方塊電阻」估算：1oz 銅（約 35μm）大約 0.5mΩ/□。假設伺服器板用 10 層電源/地平面並聯，降到約 0.05mΩ/□。如果 VRM 放在板邊，電流要橫走 10cm、有效寬度 5cm，就是 2 個方塊 ≈ 0.1mΩ，剛好回到上面那個 100W 的例子（再加上去程與回程、過孔、接頭會更多）。

垂直供電把模組放到 GPU 正下方，電流只要穿過約 1–2mm 的板厚，靠大量並聯過孔上去，路徑電阻可以降一個數量級以上。粉專貼文裡的「220mV→5mV、18W→1.2W（省約 93%）」是用來說明量級的示意數字，台達官方公開的是「省 5–15% 系統損耗」與「TVR 效率 >94%」。

工程重點 3：VRM 位置演進，從板邊到正下方，再到封裝裡

• 第一代：橫向（Lateral）— VRM 圍在 CPU/GPU 四周，電流沿 PCB 平面流進來，最直觀也最好散熱。
• 第二代：垂直（Vertical）— 模組放在處理器背面，取代原本那裡的去耦電容；因為離負載近，暫態響應更快，電容電感需求也降低。
• 第三代：封裝內 / 晶片內（IVR）— 把最後一級穩壓做進封裝甚至晶粒，像 Intel 早年的 FIVR。電流在更高電壓下走到很近才降壓，但會把熱和面積塞回晶片附近。
• 而台積電 SPR 就是再往裡一層：電已經到了晶粒，最後從金屬層走到電晶體的那一小段也改走背面。

工程重點 4：兩層「背面」怎麼疊加，以及代價

把整條供電鏈想成串聯電阻：48V 匯流排 → 板上降壓 → 板上銅層 → 封裝載板 → 晶粒內金屬層 → 電晶體。VPD 砍的是「板上銅層」那段，SPR 砍的是「晶粒內金屬層」那段，兩者不重疊，所以效益可以相加。

• 空間紅利：GPU 四周不再被電感、MOSFET 包圍，可以讓給 HBM 堆疊與高速 SerDes 走線；晶粒正面的金屬層也全部還給訊號。
• 散熱取捨：VPD 等於把一個 1000W 等級轉換器的損耗熱（效率 94% 時仍有數十瓦）放到 GPU 背後，正面有冷板，背面也得處理；SPR 則因晶圓薄化、背面多了金屬，晶片內熱點與散熱路徑都要重新設計。
• 維修與良率：模組在 GPU 底下不易重工；SPR 則多了晶圓接合與薄化製程，成本與良率是代價。

還缺什麼／待核

• A16 量產時程各來源說法不一（2026 下半年到 2027），首發客戶仍屬供應鏈說法。
• 晶圓薄化到「約 3.5μm」與「220mV→5mV、18W→1.2W」屬貼文示意數字，查無台積電或台達電官方公開來源。
• 台達 VPD 實際導入哪一代 GPU 平台、量產規模，目前沒有官方公布。

延伸影片

AI 資料中心的供電，從電網一路到晶片都在升級，這兩支影片講的是前半段：

SST 固態變壓器革命：為何 AI 大廠寧願犧牲 99% 效率也要淘汰傳統變壓器？

AI 缺電怎麼救？SOFC 燃料電池 vs SMR 小型核能，台達電強勢參戰

你覺得下一步會是什麼：VRM 直接做進封裝，還是乾脆把電壓拉更高送到晶片旁邊？這題在粉專討論很熱，歡迎來留言聊聊 🙌

自己動手量「壓降」：工程師小工具

想親手感受 I²R？拿電表量一條電源線兩端的電壓差，或用電力監控插座看設備待機與滿載的瓦數，就是最便宜的 PDN 入門實驗。

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來源：TSMC A16 技術說明；Delta 2024 GTC／Computex 2024 新聞稿；Infineon × Delta 2025/8/28 新聞稿；APEC 2025 TVR 論文摘要。文：vkinngworld ｜ YouTube @vkinng

記憶體價格狂漲的真正兇手？AI 吃肉，我們連湯都要搶？

最近組電腦或升級伺服器的朋友應該很有感，RAM 的價格漲得讓人懷疑人生。很多人問我：「明明消費電子需求沒那麼熱，為什麼記憶體還在漲？」

這其實是一場發生在晶圓廠裡的「排擠效應」，而市場正在經歷一場大洗牌。我們用這張圖（請搭配上圖）來拆解這個局：

🔥 1. 兇手是 AI：大廠的「變心」

三星 (Samsung)、海力士 (SK Hynix)、美光 (Micron) 這三大巨頭，現在眼裡只有一個字：HBM (高頻寬記憶體)。

為了餵飽 NVIDIA 的 AI 晶片，他們把所有先進製程和產能都挪去做了利潤極高的 HBM。

• 物理現實：做 1 片 HBM 的產能，原本可以做 3 片 DDR5。

• 結果：家用/標準型 DDR 的產能被「排擠」掉了。原本的大路貨，現在變成了稀缺品。

🛡️ 2. 台廠的機會：撿起被遺忘的珍珠

當大廠撤出標準型 DDR4/3 市場，這對台灣的 南亞科 (Nanya) 和 華邦電 (Winbond) 來說是絕佳機會。

他們雖然做不了 HBM，但穩穩地承接了工控、網通和消費電子的需求。這也是為什麼最近這些二線廠的股價和營收開始有起色——因為大廠不玩了，定價權回到他們手上了。

🇨🇳 3. 變數在中國：長鑫 (CXMT) 的「人海戰術」

這裡有個有趣的變數。中國的長鑫存儲因為設備限制，技術還做不到 HBM 這種高階封裝。

• 現狀：因為做不了 HBM，他們的產能只能全部灌在標準型 DDR4 上，導致低階 DDR4 市場其實不缺貨，甚至有價格壓力。

• 突破：要注意的是，長鑫已經在 2025 年 11 月正式發表了 DDR5。雖然良率和相容性還在爬坡，但這意味著他們即將把巨大的產能倒進 DDR5 市場。

💡 結論：漲價潮下的生存攻略

現在的記憶體市場呈現「M 型化」：

• 高階 (原廠顆粒 DDR5)：因為產能被 HBM 吃掉，價格會持續硬挺，想買高效能只能乖乖掏錢。

• 中低階/舊製程：會有台廠支撐穩定性，以及陸廠帶來的價格衝擊（雖然品質待驗證）。

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給玩家的建議：

如果你追求極致穩定（工作站/電競），看到大廠顆粒（三星/海力士）有貨就別猶豫了，降價空間不大。如果你只是文書機或預算有限，或許很快就會看到採用陸廠顆粒的高 CP 值模組大量充斥市面。

👇 你的電腦記憶體是哪一家的？你會為了省錢嘗試非三大廠的顆粒嗎？留言告訴我！

#記憶體漲價 #DRAM #HBM #南亞科 #長鑫存儲 #DDR5 #半導體產業分析 #PC組裝

AI PC 是智商稅？為何你的 NPU 使用率永遠是 0%？

 

 

買了最新的 Intel Ultra 或 AMD AI 筆電，興沖沖打開工作管理員，卻發現 CPU 爆滿、GPU 狂轉，但那個傳說中的 NPU 卻永遠躺平顯示 0%？ 難道我們都被廠商的行銷話術騙了嗎？這是不是新一代的「電子智商稅」？

本集影片不講行銷術語，我們從「電子工作者」的角度，深入晶片底層架構與功耗分配，幫你拆解：

為什麼你的 AI 軟體都不用 NPU？

NPU、CPU 與 GPU 到底誰才是老大？

NPU 真正的用途到底是什麼？（提示：它其實不是拿來「算」的，是拿來「省」的！）

如果你正在猶豫要不要升級 AI PC，或是覺得買了新電腦卻無感，這支影片會給你最硬核的解答。
https://youtu.be/ikfR3xfWzZA

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